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公开(公告)号：CN110727412A
公开(公告)日：2020-01-24
申请号：CN201910867700.3
申请日：2019-09-14
Applicant: 无锡江南计算技术研究所
IPC: G06F7/487
Abstract: 本发明公开了一种基于掩码的混合浮点乘法低功耗控制方法。包括硬件自动确定混合浮点乘法操作类型，将标准的浮点乘数与被乘数尾数的高位填充全0，使所述浮点乘数、所述被乘数均与复用定点硬件乘法器输入位宽相同；对于浮点乘法操作，将填充后的浮点乘数与被乘数根据预设的乘法编码规则、符号扩展规则获得部分积，并将无效尾数移至高位，采用掩码控制无效尾数不参与部分积压缩求和运算，以节省逻辑功耗。本发明还公开了一种基于掩码的混合浮点乘法低功耗控制装置。本发明支持复用定点乘法硬件实现浮点乘法的低功耗控制，硬件自动检测浮点乘法运算，基于掩码控制高位扩充位编码，具有硬件开销低、易于逻辑实现、功耗控制简单等优点。
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公开(公告)号：CN110704362A
公开(公告)日：2020-01-17
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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公开(公告)号：CN110703898A
公开(公告)日：2020-01-17
申请号：CN201910842782.6
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为基于周期性查询和中断的处理器功耗动态管理系统及方法。一种基于周期性查询和中断的处理器功耗动态管理系统，包括温度电压传感器，用于获取微处理器实时工作电压与温度；电源管理模块，用于获取微处理器实时电流数据；CPU内核，用于获取微处理器实时负载信息；动态调频电路，用于动态调节微处理器工作频率；智能微控制器，用于通过温度电压传感器、电源管理模块、CPU内核、动态调频电路对微处理器功耗进行动态管理与控制。本申请以较低的硬件开销支持基于周期性查询方式实时获得芯片负载与功耗信息，硬件采用中断方式根据PDM策略自动动态调节芯片工作频率，提高了微处理器能效比。
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公开(公告)号：CN103377141B
公开(公告)日：2016-10-12
申请号：CN201210107339.2
申请日：2012-04-12
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0802
Abstract: 一种高速存储区的访问方法及访问装置，其中所述访问方法包括：在处理器核心请求访问主存时，基于所述Cache数据在主存首地址、Cache行数据量、Cache行条目总数和Cache行有效位判断请求主存地址是否命中Cache；若所述请求主存地址命中Cache，则基于所述Cache数据在局部存储器首地址确定与所述请求主存地址对应的局部存储器地址，并基于所述局部存储器地址加载Cache数据；若所述请求主存地址未命中Cache，则基于所述不命中入口跳转至不命中处理例程。本技术方案简化了高速存储区的逻辑设计开销，提高了处理器的易编程性和适应性。
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公开(公告)号：CN102929588B
公开(公告)日：2015-04-08
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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Patent Agency Ranking
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公开(公告)号：CN102014111B
公开(公告)日：2013-09-18
申请号：CN200910195309.X
申请日：2009-09-04
Applicant: 无锡江南计算技术研究所
IPC: H04L29/06
Abstract: 一种数据传输方法、消息引擎、通信节点及网络系统。所述数据传输方法包括：将对应一项数据传输的消息拆分成多个读请求和多个写请求，每i(i＞1)个读请求对应一个写请求；按所述消息的请求顺序发送读请求；在写请求对应的i个读请求的响应都返回后，发送该写请求；在所述消息中的所有写请求的响应返回后，发送所述消息的回答字。需要特别强调的是，读响应和写结束的返回都是乱序的。所述数据传输方法、消息引擎、通信节点及网络系统可以显著提高消息处理的吞吐率和链路的利用率。
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公开(公告)号：CN102929588A
公开(公告)日：2013-02-13
申请号：CN201210374986.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F9/38
Abstract: 一种众核处理器虚实地址转换方法包括：第一步骤：请求仲裁器对来自各个处理器核心的指令流请求和数据流请求进行仲裁；第二步骤：通过指令流代换表和数据流代换表对仲裁后的指令流、数据流请求进行集中代换；其中，每个处理器核心在指令流、数据流代换表中固定分配若干条目，并且其中，核心的指令流在进行越权、越界检查后，通过虚地址索引本核心对应的代换表项后，利用可配置的代换算法代换出物理地址，代换表项包含对Cache一致性属性配置的信息。Cache一致性属性配置信息包括代换后的指令流、数据流访问是否可Cache、访问Cache的策略是直写还是回写、访问Cache是否写分配。
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公开(公告)号：CN102880585A
公开(公告)日：2013-01-16
申请号：CN201210370444.5
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F9/52
Abstract: 一种用于具有多个处理器核心的处理器系统的同步器包括：同步向量表、同步处理部件、断连分析处理部件、以及死锁检查部件。同步向量表由多个条目组成，分别用于接收并对应保存来自多个处理器核心的当前待同步位图请求信息。同步处理部件用于通过查询同步向量表来对同步向量表中的情况进行分析和处理，从而在待同步处理器核心均符合同步要求时向处理器核心返回同步完成信号。断连分析处理部件用于接收降级指示信号，并且根据降级指示信号将同步器设置为降级同步模式或者非降级同步模式；断连分析处理部件用于接收断连位信号，根据断连位信号更改同步向量表，从而实现在位处理器核心与降级断连处理器核心的同步功能。
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