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公开(公告)号：CN108733628B
公开(公告)日：2020-01-03
申请号：CN201810502409.1
申请日：2018-05-23
Applicant: 河海大学常州校区
Abstract: 本发明公开了一种并行矩阵乘算法的加固方法，用于降低矩阵乘法的ABFT加固开销，包括如下步骤：（1）、首先对矩阵乘的输入输出进行编码，根据编码值校验计算结果并保存所有可能的错误列表；（2）、对错误列表进行预处理，排除一些误判的错误，避免不必要的校正，其中排除错误的方法采用相对误差法，在校正错误之前加入一个错误检测，随后对剩余的错误进行校正。如果更正了一个或多个错误，则更新错误列表，经过多次迭代后可校正大部分的错误。（3）、剩下的无法用算法校正的错误，采用重新计算的策略。本发明的加固方法能够在提升系统可靠性的同时提高执行效率。
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公开(公告)号：CN106531655B
公开(公告)日：2019-02-19
申请号：CN201610999436.5
申请日：2016-11-14
Applicant: 河海大学常州校区
IPC: H01L21/66
Abstract: 本发明公开了CMOS工艺中单粒子效应调制下阱电势测量电路，包括采集M个阱接触电势值的采集模块、对应N个不同时钟信号CLK的D触发器模块和PISO输出模块；通过采集不同位置的阱电势值控制空间位置精度，通过采集模块中NAND门的翻转阈值的不同来控制测量阱电势的数值精度，在多个由不同时钟信号控制的一级时控D触发器子模块的基础上，通过控制各子模块的时钟信号来设置测量阱电势的时间精度，由此实现单粒子效应调制的阱电势在时空上的数值分布测量。本发明适用于P型衬底中的N阱在单粒子效应调制下电势的测量以及N型衬底中P阱在单粒子效应调制下电势的测量。
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公开(公告)号：CN108880552A
公开(公告)日：2018-11-23
申请号：CN201810729951.0
申请日：2018-07-05
Applicant: 河海大学常州校区
IPC: H03M1/38
Abstract: 本发明提供一种抗单粒子效应的SAR‑ADC，包括控制逻辑、加固的SAR算法模块、比较器、比较器副本、权电容数模转换器DAC、权电容数模转换器的复制DAC副本、时钟处理模块及数据处理模块。本发明对现有的抗单粒子效应的权电容式SAR‑ADC的设计进行改进，可以在具有更好的可靠性的基础上提高电路的面积及功耗，可应用于航空航天，医疗器械等具有较强辐射环境下的数据转化，通过对易受单粒子影响的电路结构进行冗余提高系统或器件工作的可靠性。
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公开(公告)号：CN108733628A
公开(公告)日：2018-11-02
申请号：CN201810502409.1
申请日：2018-05-23
Applicant: 河海大学常州校区
Abstract: 本发明公开了一种并行矩阵乘算法的加固方法，用于降低矩阵乘法的ABFT加固开销，包括如下步骤：（1）、首先对矩阵乘的输入输出进行编码，根据编码值校验计算结果并保存所有可能的错误列表；（2）、对错误列表进行预处理，排除一些误判的错误，避免不必要的校正，其中排除错误的方法采用相对误差法，在校正错误之前加入一个错误检测，随后对剩余的错误进行校正。如果更正了一个或多个错误，则更新错误列表，经过多次迭代后可校正大部分的错误。（3）、剩下的无法用算法校正的错误，采用重新计算的策略。本发明的加固方法能够在提升系统可靠性的同时提高执行效率。
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公开(公告)号：CN106971753A
公开(公告)日：2017-07-21
申请号：CN201610878141.2
申请日：2017-01-09
Applicant: 河海大学常州校区
IPC: G11C7/24
CPC classification number: G11C7/24
Abstract: 本发明公开一种抗SEU加固的锁存器结构，包括存储单元、前置逻辑电路，所述存储单元包括第一支路、第二支路、第三支路、第四支路、第五支路、第六支路，所述存储单元还包括节点A、节点B1、节点B2、节点C1、节点C2、节点D，所述节点A设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点B2设置于所述第三支路上，所述节点C1设置于所述第四支路上，所述节点C2设置于所述第五支路上，所述节点D设置于所述第六支路上，所述前置逻辑电路的输出端分别与所述节点B1、所述节点B2、所述节点C1、所述节点C2相连接。本发明通过增加冗余存储节点，增加抗SEU的性能，当其中任一存储节点发生0→1和1→0的翻转，本发明都有正确的逻辑输出。
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Patent Agency Ranking
公开(公告)号：CN106533420A
公开(公告)日：2017-03-22
申请号：CN201610948837.8
申请日：2016-10-26
Applicant: 河海大学常州校区
IPC: H03K19/003
Abstract: 本发明公开了一种抗单粒子翻转的锁存器，包括第一输出支路、第二输入支路、第三输入支路、第四输出支路；所述第二输入支路包括传输门(1)、传输门(2)、第二冗余支路(1)、第二冗余支路(2)、第二判决支路、反相器(1)；所述第三输入支路包括传输门(3)、传输门(4)、第三冗余支路(1)、第三冗余支路(2)、第三判决支路、反相器三输入支路中的第二/三冗余支路、第二/三判决支路实现抗SEU加固的效果，再经过反相器(1)和反相器(2)实现反相，最终通过第一/四输出支路输出节点A(＝X’)和输出节点D(＝X)，实现抗SEU加固的功能。(2)。本发明通过输入X和输入X’分别经过第二/
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公开(公告)号：CN108880552B
公开(公告)日：2022-04-22
申请号：CN201810729951.0
申请日：2018-07-05
Applicant: 河海大学常州校区
IPC: H03M1/38
Abstract: 本发明提供一种抗单粒子效应的SAR‑ADC，包括控制逻辑、加固的SAR算法模块、比较器、比较器副本、权电容数模转换器DAC、权电容数模转换器的复制DAC副本、时钟处理模块及数据处理模块。本发明对现有的抗单粒子效应的权电容式SAR‑ADC的设计进行改进，可以在具有更好的可靠性的基础上提高电路的面积及功耗，可应用于航空航天，医疗器械等具有较强辐射环境下的数据转化，通过对易受单粒子影响的电路结构进行冗余提高系统或器件工作的可靠性。
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公开(公告)号：CN108320767B
公开(公告)日：2020-07-28
申请号：CN201810145318.7
申请日：2018-02-12
Applicant: 河海大学常州校区
IPC: G11C7/24 , G11C11/4078 , G11C11/412
Abstract: 本发明旨在针对目前存在的软错误使组合逻辑电路的可靠性降低而现有解决软错误的方法带来的巨大功耗和面积消耗的问题，提供一种组合逻辑电路抗单粒子错误的选择性加固方法，包括步骤：拓扑排序处理；预先设置各输出端权重；计算错误传播概率：计算某一门产生错误传播到各输出端的错误传播概率一，错误传播概率一乘以相应的输出端权重得到错误传播概率二，取所有输出端得到的错误传播概率二中的最大值，即为所述门的错误传播概率；根据计算得到的各个门的错误传播概率，生成门错误传播概率排序表，根据需求的加固百分比选择相应数量的门进行加固，最后输出加固后的电路网表。本发明提高电路软错误可靠性的同时减小电路面积和功耗开销。
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公开(公告)号：CN106533420B
公开(公告)日：2019-12-31
申请号：CN201610948837.8
申请日：2016-10-26
Applicant: 河海大学常州校区
IPC: H03K19/003
Abstract: 本发明公开了一种抗单粒子翻转的锁存器，包括第一输出支路、第二输入支路、第三输入支路、第四输出支路；所述第二输入支路包括传输门(1)、传输门(2)、第二冗余支路(1)、第二冗余支路(2)、第二判决支路、反相器(1)；所述第三输入支路包括传输门(3)、传输门(4)、第三冗余支路(1)、第三冗余支路(2)、第三判决支路、反相器(2)。本发明通过输入X和输入X’分别经过第二/三输入支路中的第二/三冗余支路、第二/三判决支路实现抗SEU加固的效果，再经过反相器(1)和反相器(2)实现反相，最终通过第一/四输出支路输出节点A(＝X’)和输出节点D(＝X)，实现抗SEU加固的功能。
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公开(公告)号：CN106373605A
公开(公告)日：2017-02-01
申请号：CN201610841737.5
申请日：2016-09-22
Applicant: 河海大学常州校区
IPC: G11C11/412
CPC classification number: G11C11/4125
Abstract: 本发明公开了一种抗单节点SEU加固的新型SRAM单元，其特征在于，包括新型存储单元、SRAM读写电路(1)、SRAM读写电路(2)，所述新型存储单元包括第一支路、第二支路、第三支路、第四支路，所述第一支路的输出端与所述第二/四支路的输入端相连接，所述第二支路的输出端与所述第一/三支路的输入端相连接，所述第三支路的输出端与所述第二/四支路的输入端相连接，所述第四支路的输出端与所述第一/三支路的输入端相连接，所述新型存储单元还包括节点A、节点B、节点C、节点D。本发明的电路中通过晶体管冗余来增加抗SEU加固的强度，当其中任一存储节点发生0至1和1至0的翻转，该结构都会具有正确的逻辑输出。
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