公开(公告)号：CN106971753B

公开(公告)日：2019-06-04

申请号：CN201610878141.2

申请日：2017-01-09

申请人： 河海大学常州校区

发明人： 王海滨 ,  惠志坚 ,  唐鸿辉 ,  葛惟唯 ,  秦涛 ,  戴茜茜 ,  朱筝 ,  陶宇 ,  李书旗

IPC分类号： G11C7/24

摘要： 本发明公开一种抗SEU加固的锁存器结构，包括存储单元、前置逻辑电路，所述存储单元包括第一支路、第二支路、第三支路、第四支路、第五支路、第六支路，所述存储单元还包括节点A、节点B1、节点B2、节点C1、节点C2、节点D，所述节点A设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点B2设置于所述第三支路上，所述节点C1设置于所述第四支路上，所述节点C2设置于所述第五支路上，所述节点D设置于所述第六支路上，所述前置逻辑电路的输出端分别与所述节点B1、所述节点B2、所述节点C1、所述节点C2相连接。本发明通过增加冗余存储节点，增加抗SEU的性能，当其中任一存储节点发生0→1和1→0的翻转，本发明都有正确的逻辑输出。

公开(公告)号：CN106373605A

公开(公告)日：2017-02-01

申请号：CN201610841737.5

申请日：2016-09-22

申请人： 河海大学常州校区

发明人： 王海滨 ,  朱筝 ,  惠志坚 ,  秦涛 ,  葛惟唯 ,  唐鸿辉 ,  戴茜茜 ,  陶宇 ,  刘小峰

IPC分类号： G11C11/412

CPC分类号： G11C11/4125

摘要： 本发明公开了一种抗单节点SEU加固的新型SRAM单元，其特征在于，包括新型存储单元、SRAM读写电路(1)、SRAM读写电路(2)，所述新型存储单元包括第一支路、第二支路、第三支路、第四支路，所述第一支路的输出端与所述第二/四支路的输入端相连接，所述第二支路的输出端与所述第一/三支路的输入端相连接，所述第三支路的输出端与所述第二/四支路的输入端相连接，所述第四支路的输出端与所述第一/三支路的输入端相连接，所述新型存储单元还包括节点A、节点B、节点C、节点D。本发明的电路中通过晶体管冗余来增加抗SEU加固的强度，当其中任一存储节点发生0至1和1至0的翻转，该结构都会具有正确的逻辑输出。

公开(公告)号：CN106971753A

公开(公告)日：2017-07-21

申请号：CN201610878141.2

申请日：2017-01-09

申请人： 河海大学常州校区

发明人： 王海滨 ,  惠志坚 ,  唐鸿辉 ,  葛惟唯 ,  秦涛 ,  戴茜茜 ,  朱筝 ,  陶宇 ,  李书旗

IPC分类号： G11C7/24

CPC分类号： G11C7/24

摘要： 本发明公开一种抗SEU加固的锁存器结构，包括存储单元、前置逻辑电路，所述存储单元包括第一支路、第二支路、第三支路、第四支路、第五支路、第六支路，所述存储单元还包括节点A、节点B1、节点B2、节点C1、节点C2、节点D，所述节点A设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点B2设置于所述第三支路上，所述节点C1设置于所述第四支路上，所述节点C2设置于所述第五支路上，所述节点D设置于所述第六支路上，所述前置逻辑电路的输出端分别与所述节点B1、所述节点B2、所述节点C1、所述节点C2相连接。本发明通过增加冗余存储节点，增加抗SEU的性能，当其中任一存储节点发生0→1和1→0的翻转，本发明都有正确的逻辑输出。