-
公开(公告)号：CN117437953B
公开(公告)日：2024-03-12
申请号：CN202311726281.4
申请日：2023-12-15
申请人： 浙江力积存储科技有限公司
IPC分类号： G11C11/413
摘要： 本发明公开一种读取等待时间反馈电路、反馈方法，包括两分频器，对第一和第二时钟信号分频生成两组分频信号对，两移位寄存器，根据两组分频信号对，对指令数据进行锁存，和生成两组时钟指针，两组时钟指针经过延时复制电路反馈，得到对应两组反馈时钟指针；两指令缓存单元，分别以时钟指针地址和反馈时钟指针为输入和输出指针地址还包括：判断触发器，该判断触发器由第二反馈时钟指针的首位进行触发，以第一分频信号或第二分频信号中的一路作为输入，生成判断信号；两个第一选择器，根据所述判断信号，各自响应分频数据信号，以择一选择指令缓存单元输出分频数据信号，在高频工作场景下，延长锁存时间的同时，解决时钟和数据信号不对应的问题。
-
公开(公告)号：CN117316227A
公开(公告)日：2023-12-29
申请号：CN202311597666.5
申请日：2023-11-28
申请人： 浙江力积存储科技有限公司
IPC分类号： G11C11/4063
摘要： 本发明公开了一种读取等待时间延时反馈电路、反馈方法，其是增设了一组延时复制电路以及两个移位寄存器，将对应输出指针地址的移位寄存器的首位输出通过该延时复制电路进行反馈，生成一个信号对另一个移位寄存器进行重置，以实现两移位寄存器生成的输入和输出指针间的延迟与延时锁相回路中的时钟延迟保持一致，另一方面，两个移位寄存器生成的指针地址分别对应指令寄存器的输入和输出，这样，仅用单根延迟线即可实现时钟信号和数据信号保持相同的延迟，在输入和输出上保持同步，从而显著降低延迟线失配的可能性，提高系统运行稳定性。
-
公开(公告)号：CN117437953A
公开(公告)日：2024-01-23
申请号：CN202311726281.4
申请日：2023-12-15
申请人： 浙江力积存储科技有限公司
IPC分类号： G11C11/413
摘要： 本发明公开一种读取等待时间反馈电路、反馈方法，包括两分频器，对第一和第二时钟信号分频生成两组分频信号对，两移位寄存器，根据两组分频信号对，对指令数据进行锁存，和生成两组时钟指针，两组时钟指针经过延时复制电路反馈，得到对应两组反馈时钟指针；两指令缓存单元，分别以时钟指针地址和反馈时钟指针为输入和输出指针地址还包括：判断触发器，该判断触发器由第二反馈时钟指针的首位进行触发，以第一分频信号或第二分频信号中的一路作为输入，生成判断信号；两个第一选择器，根据所述判断信号，各自响应分频数据信号，以择一选择指令缓存单元输出分频数据信号，在高频工作场景下，延长锁存时间的同时，解决时钟和数据信号不对应的问题。
-
公开(公告)号：CN113541679B
公开(公告)日：2022-01-18
申请号：CN202111082024.2
申请日：2021-09-15
申请人： 浙江力积存储科技有限公司
摘要： 本发明提供一种延迟锁定回路包括：可变延迟块，用于接收从外部输入的输入时钟，以产生中间时钟；固定延迟块，耦接至可变延迟块之后产生内部反馈时钟；鉴相器，检测内部反馈时钟与输入时钟的相位差，输出比较结果；控制器，基于比较结果改变可变延迟块的延迟量，产生与输入时钟同相位的输出时钟。可变延迟块包括主延迟链以及至少一条附加延迟链，用于响应于控制信号开启其中一条；主延迟链和附加延迟链结构相同。使用至少两条延迟链来进行锁定延迟，在正常情况下使用主延迟链，当主延迟链发生溢出时，启动附加延迟链来替换主延迟链，相较于重启DLL电路，切换耗费时间短，时钟跳变小，能够尽快恢复DLL电路的正常工作，减少数据传输的丢失。
-
公开(公告)号：CN117316227B
公开(公告)日：2024-03-12
申请号：CN202311597666.5
申请日：2023-11-28
申请人： 浙江力积存储科技有限公司
IPC分类号： G11C11/4063
摘要： 本发明公开了一种读取等待时间延时反馈电路、反馈方法，其是增设了一组延时复制电路以及两个移位寄存器，将对应输出指针地址的移位寄存器的首位输出通过该延时复制电路进行反馈，生成一个信号对另一个移位寄存器进行重置，以实现两移位寄存器生成的输入和输出指针间的延迟与延时锁相回路中的时钟延迟保持一致，另一方面，两个移位寄存器生成的指针地址分别对应指令寄存器的输入和输出，这样，仅用单根延迟线即可实现时钟信号和数据信号保持相同的延迟，在输入和输出上保持同步，从而显著降低延迟线失配的可能性，提高系统运行稳定性。
-
公开(公告)号：CN116614114B
公开(公告)日：2023-12-19
申请号：CN202310392614.8
申请日：2023-04-13
申请人： 浙江力积存储科技有限公司
摘要： 本发明公开了一种延迟锁相环路时钟信号占空比检测方法、占空比检测器，该方法配置由可调延迟单元构成的环状振荡器，可调延迟单元组合对可变时钟信号进行响应，以改变环状振荡器输出的振荡器时钟信号的周期；再配置两路环状振荡器，分别由时钟信号和时钟信号的反信号控制；配置两路计数器结构，计数器以振荡器时钟信号为触发信号计数；在预设时间周期内，控制比较两所述计数器结构的计数，并将比较结果发送至控制器的步骤，采用计数器计数方式，取代现有技术下通过电容预充电后放电的方式，用数字方式对时钟信号占空比进行快速准确的检测，同时，由于减少了芯片版图中使用的器件个
-
公开(公告)号：CN116614114A
公开(公告)日：2023-08-18
申请号：CN202310392614.8
申请日：2023-04-13
申请人： 浙江力积存储科技有限公司
摘要： 本发明公开了一种延迟锁相环路时钟信号占空比检测方法、占空比检测器，该方法配置由可调延迟单元构成的环状振荡器，可调延迟单元组合对可变时钟信号进行响应，以改变环状振荡器输出的振荡器时钟信号的周期；再配置两路环状振荡器，分别由时钟信号和时钟信号的反信号控制；配置两路计数器结构，计数器以振荡器时钟信号为触发信号计数；在预设时间周期内，控制比较两所述计数器结构的计数，并将比较结果发送至控制器的步骤，采用计数器计数方式，取代现有技术下通过电容预充电后放电的方式，用数字方式对时钟信号占空比进行快速准确的检测，同时，由于减少了芯片版图中使用的器件个数，显著缩小了版图面积，简化了占空比检测电路的复杂度。
-
公开(公告)号：CN115148252B
公开(公告)日：2022-12-23
申请号：CN202211076946.7
申请日：2022-09-05
申请人： 浙江力积存储科技有限公司
IPC分类号： G11C11/4093 , G11C11/4096 , G11C7/22
摘要： 本发明提供的输入信号处理方法，包括：将输入信号分离为上升沿信号和下降沿信号；将所述上升沿信号和所述下降沿信号分别经过相同的逻辑链路，相应得到第一信号和第二信号；将所述第一信号和所述第二信号进行异或合并，得到命令信号并输出。将输入信号的上升沿和下降沿分离为两路信号经过相同的逻辑链路再合并，合并后传出的信号与原本的输入信号宽度保持一致，能够避免输入信号信号宽度减小以至于消失的情况，数据传输准确率高、易于实施，能有效提高了存储器工作的可靠性。本发明提供的存储器电路结构具有相应优势。
-
公开(公告)号：CN115148252A
公开(公告)日：2022-10-04
申请号：CN202211076946.7
申请日：2022-09-05
申请人： 浙江力积存储科技有限公司
IPC分类号： G11C11/4093 , G11C11/4096 , G11C7/22
摘要： 本发明提供的输入信号处理方法，包括：将输入信号分离为上升沿信号和下降沿信号；将所述上升沿信号和所述下降沿信号分别经过相同的逻辑链路，相应得到第一信号和第二信号；将所述第一信号和所述第二信号进行异或合并，得到命令信号并输出。将输入信号的上升沿和下降沿分离为两路信号经过相同的逻辑链路再合并，合并后传出的信号与原本的输入信号宽度保持一致，能够避免输入信号信号宽度减小以至于消失的情况，数据传输准确率高、易于实施，能有效提高了存储器工作的可靠性。本发明提供的存储器电路结构具有相应优势。
-
-
-
-
-
-
-
-
搜索结果
9 条记录 (耗时 0.032 秒)
