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公开(公告)号：CN118573152A
公开(公告)日：2024-08-30
申请号：CN202310223556.6
申请日：2023-02-28
申请人： 华为技术有限公司
摘要： 本申请提供一种频率矫正电路和终端，涉及电路技术领域，通过对时钟产生电路输出的时钟频率进行矫正，以使得功能电路接收到矫正后的第二时钟。功能电路，配置为接收时钟产生电路输出的实际温度下的第一时钟，并利用第一时钟工作。计算电路，配置为获取第一时钟的实际频率和温度传感器输入的实际温度，并计算得到第一参数。补偿电路，配置为获取第一参数和温度传感器输入的当前实际温度，并生成控制信号。时钟产生电路，配置为获取控制信号，在控制信号的控制下，向功能电路输入矫正后的第二时钟。
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公开(公告)号：CN110896304B
公开(公告)日：2024-08-09
申请号：CN201910927537.5
申请日：2019-09-27
申请人： 厦门优迅芯片股份有限公司
IPC分类号： H03K5/06 , H03K5/00 , H04B10/50 , H04B10/508 , H04B10/60
摘要： 本发明提供了一种高速幅度相位可编程的上升沿/下降沿可调电路，上升沿调整电路、下降沿调整电路分别设置有延时相位调整模块，控制上升沿和下降沿进行幅度调整的相位位置；上升沿和下降沿进行幅度调整的相位位置分别通过高速异或模块与输入信号进行逻辑异或运算，生成上升沿调整相位信号和下降沿调整相位信号；上升沿调整电路、下降沿调整电路还分别设置有相位幅度调整模块，上升沿调整相位信号和下降沿调整相位信号与相位幅度调整模块进行逻辑或运算，控制上升沿和下降沿进行幅度调整的幅度；输入信号还通过高速主通路生成原始信号；原始信号与上升沿调整相位信号和下降沿调整相位信号进行逻辑与运算，调整主信号在上述的相位位置的幅度。
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公开(公告)号：CN112825479B
公开(公告)日：2024-07-09
申请号：CN201911142942.2
申请日：2019-11-20
申请人： 合肥格易集成电路有限公司 , 兆易创新科技集团股份有限公司 , 上海格易电子有限公司
摘要： 本发明公开了一种延迟电路及芯片。延迟电路包括：延迟装置和控制装置；控制装置的第一控制输入端与延迟装置的信号检测端相连，第二控制输入端与延迟装置的输入端相连后接收输入信号，控制输出端与延迟装置的信号控制端相连；控制装置用于当第一控制输入端检测的第一电压信号到达控制装置的第一翻转电压时，根据输入信号调整向信号控制端输出的控制信号，其中，第一翻转电压大于延迟装置输出端的第二翻转电压；延迟装置用于基于控制信号和输入信号调整第一电压信号并基于调整后的第一电压信号和第二翻转电压延迟输出输入信号。利用该延迟电路能够延迟输入信号的输出时间，避免了增加电阻的阻值和/或电容的容值引起的芯片版图面积较大的问题。
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公开(公告)号：CN118074679A
公开(公告)日：2024-05-24
申请号：CN202311562983.3
申请日：2023-11-22
申请人： 联发科技股份有限公司
摘要： 提供了通过冗余和随机化来增强的多级数字控制延迟线线性。一种减少分数杂散的电路包括数字‑时间转换器(DTC)，包括彼此串联电耦合的多个延迟级，该DTC被配置成使得各个延迟级被二进制切换直到码超过单元范围，然后被完全接通并此后被移动到下一级，各个延迟级包括具有依赖于码的积分非线性(INL)的数字控制延迟线(DCDL)，其中INL的最大值出现在中间码位置处；以及偏移级，包括串联电耦合到所述DTC的所述DCDL，被配置成针对所述DTC的各个所需时间延迟生成随机码，以针对各个所需时间延迟，确保减小落在所述中间码位置处的概率，并且将落点保持为尽可能远离所述中间码位置，从而改进所述INL和所述分数杂散。
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公开(公告)号：CN108832915B
公开(公告)日：2024-05-14
申请号：CN201811069756.6
申请日：2018-09-13
申请人： 长江存储科技有限责任公司
摘要： 本发明实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本发明能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。
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公开(公告)号：CN114221532B
公开(公告)日：2024-04-09
申请号：CN202111543931.2
申请日：2021-12-16
申请人： 上海商米科技集团股份有限公司 , 广东川田科技有限公司
摘要： 本发明公开了一种放电电路、方法和智能设备，其电路包括线性稳压器、第一电容、第二电容、第一电阻和第一MOS管；线性稳压器和第一电容串联连接于电源端与设备端之间；第一MOS管的漏极连接于第一电容和设备端之间，第一MOS管的栅极通过第二电容连接于电源端和线性稳压器之间，第一MOS管的源极接地；第一电阻的一端连接于第一MOS管的栅极和第二电容之间，第一电阻的另一端接地。本发明提供的放电电路在每次工作状态切换时均对设备端余电释放，避免设备端余电导致其工作异常甚至损坏，增加设备的使用寿命和安全性。
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公开(公告)号：CN116418320B
公开(公告)日：2024-03-29
申请号：CN202310310595.X
申请日：2023-03-28
申请人： 成都电科星拓科技有限公司
发明人： 李蓝
IPC分类号： H03K5/00
摘要： 本发明公开了一种自动调整多路分频器延迟相等的方法及电路，其中方法包括以下步骤：基于目标时钟芯片的n路分频器支路，在相邻分频器支路的第i级分频器之间分别设置一个相同的延迟比较电路，并分别产生带有延迟信息的延迟信号；其中，2≤i≤m，m和n为大于等于2的正整数；根据所述延迟信号分别计算n路输出信号第i级分频器之间的延迟信息，取所述延迟信息中的最大值作为基准，对其余延迟信息对应的输出信号进行相应延迟，使最终输出的n路输出信号的每级分频器具有相同的延迟，即无时钟偏移。本发明可检测分频器输出延迟，逐级进行延迟比较，逐级进行延迟补偿，可避免整个分频器因延迟太大导致进行常规同步处理时产生时序出错。
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公开(公告)号：CN110771043B
公开(公告)日：2024-03-15
申请号：CN201880040651.X
申请日：2018-06-18
申请人： 派赛公司
IPC分类号： H03K17/687 , H03K5/003 , H01L27/088 , H01L27/12 , H02M3/07 , H02M3/158 , H03K19/0175 , H03K17/10 , H03K5/1534 , H03K5/00
摘要： 描述了用于仅使用低压晶体管(410内部)来偏置和驱动高压半导体器件(T1，T2)的系统、方法和装置。装置(410)和方法适于控制多个高压半导体器件(T1，T2)以实现高压功率控制，例如，功率放大器、功率管理和转换(例如，DC/DC)以及第一电压(VIN)与低压控制晶体管的最大电压处理(Vdd1，Vdd2)相比较大的其他应用。根据一方面，通过包括晶体管、电流源和电容器的基本边沿延迟电路(图4：215内部；图14a：1410)提供对高压半导体器件(T1，T2)的控制信号(IN)的边沿(图4：215；图14a：1410)的定时控制。可以经由开关将反相器选择性地耦合至基本边沿延迟电路的输入和/或输出，以允许对控制信号的上升沿或下降沿的定时控制。
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公开(公告)号：CN111201713B
公开(公告)日：2024-02-23
申请号：CN201880066186.7
申请日：2018-10-01
申请人： 罗姆股份有限公司
摘要： 一种时序电路(1)，包括：检测器(2)，其基于输入信号检测事件的发生；接受器(4)，接受其发生已被所述检测器检测到的所述事件；禁止器触发来禁止所述接受器在第一时段内接受另一事件；时钟脉冲生成器(3)，其在从所述第一时段的开始直到所述第一时段结束经过比所述第一时段短的第二时段之后的时段期间生成一个或多个时钟脉冲；确定器(5)，其基于当前状态和所述接受器接受的所述事件来确定下一状态；以及锁存器(6)，其使用所述时钟脉冲来锁存所述下一状态。所述锁存器的输出处于所述当前状态。(4)，其利用所述接受器对一个事件的接受作为
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