公开(公告)号：CN116090382B

公开(公告)日：2023-06-23

申请号：CN202310350907.X

申请日：2023-03-28

申请人： 深圳鸿芯微纳技术有限公司

发明人： 杜泽杰 ,  冯春阳

IPC分类号： G06F30/3312 ,  G06F16/16 ,  G06F16/172 ,  G06F9/50

摘要： 本申请提供了一种时序报告生成方法和设备，其中，该方法包括：获取目标逻辑电路的时序报告生成请求，时序报告生成请求中包括：目标路径类型，根据目标路径类型，从第一缓存区域中取出预先缓存的针对目标逻辑电路的目标路径类型的至少一个第一时序路径，依次从第二缓存区域中取出预先缓存的至少一个第一时序路径的时序数据，每个第一时序路径的时序数据包含每个第一时序路径上逻辑单元的输入输出端对应的信号到达时间，根据依次取出的至少一个第一时序路径的时序数据，生成至少一个第一时序路径的时序报告。通过第一缓存区域和第二缓存区域避免阻塞，充分利用计算机资源，减少了生成时序报告所耗费的时间，提升了时序报告生成效率。

公开(公告)号：CN116090382A

公开(公告)日：2023-05-09

申请号：CN202310350907.X

申请日：2023-03-28

申请人： 深圳鸿芯微纳技术有限公司

发明人： 杜泽杰 ,  冯春阳

IPC分类号： G06F30/3312 ,  G06F16/16 ,  G06F16/172 ,  G06F9/50

摘要： 本申请提供了一种时序报告生成方法和设备，其中，该方法包括：获取目标逻辑电路的时序报告生成请求，时序报告生成请求中包括：目标路径类型，根据目标路径类型，从第一缓存区域中取出预先缓存的针对目标逻辑电路的目标路径类型的至少一个第一时序路径，依次从第二缓存区域中取出预先缓存的至少一个第一时序路径的时序数据，每个第一时序路径的时序数据包含每个第一时序路径上逻辑单元的输入输出端对应的信号到达时间，根据依次取出的至少一个第一时序路径的时序数据，生成至少一个第一时序路径的时序报告。通过第一缓存区域和第二缓存区域避免阻塞，充分利用计算机资源，减少了生成时序报告所耗费的时间，提升了时序报告生成效率。