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公开(公告)号：CN113626352A
公开(公告)日：2021-11-09
申请号：CN202110754190.6
申请日：2021-07-01
申请人： 珠海全志科技股份有限公司
IPC分类号： G06F13/16
摘要： 本发明提供一种内存控制器的读取校准方法、计算机装置和可读存储介质，读取校准方包括，分别采用不同的VREF电平、DQSB信号的延时、DQS信号的延时，得到可用延时范围DRAB，并在其内找到最大的一组{DRAm，DRBm}，将DRAm和DRBm对应的优选VREF电平设定为VREFm，如DRAm不等于DRBm，则再对CK占空比的DT值进行调整，直到DRAm等于DRBm，得到最佳的DTn、VREFmn、DRAmn和DRBmn，完成所有校准步骤，后续的数据读取可根据上述的最佳值，利用最好的占空比校准效果和最大的采样裕度，对内存颗粒的数据进行读取操作。
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公开(公告)号：CN112787665A
公开(公告)日：2021-05-11
申请号：CN202011579269.1
申请日：2020-12-28
申请人： 珠海全志科技股份有限公司
IPC分类号： H03L7/099
摘要： 本发明公开了一种相位可调的时钟信号产生方法及装置，该方法从第一多级信号延迟单元输出的相位延迟精度为1/N个参考时钟周期的多个第一时钟信号中确定输入第二多级信号延迟单元的第一目标时钟信号，进而从第二多级信号延迟单元输出的相位延迟精度为1/M个参考时钟周期的多个第二时钟信号中确定第二目标时钟信号，并将第二目标时钟信号确定为相位延迟精度为1/(N*M)个参考时钟周期的目标输出时钟信号。可见，本发明实施例通过对两个多级信号延迟单元输出的具有特定数学关系的延迟时钟信号进行级联和选择，实现了更高精度的信号相位延迟的效果，与现有做法相比，其在延迟单元的级数更少，电路面积和功耗均有效减少的情况下，可以达到同样的精度要求。
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公开(公告)号：CN113626352B
公开(公告)日：2024-04-30
申请号：CN202110754190.6
申请日：2021-07-01
申请人： 珠海全志科技股份有限公司
IPC分类号： G06F13/16
摘要： 本发明提供一种内存控制器的读取校准方法、计算机装置和可读存储介质，读取校准方包括，分别采用不同的VREF电平、DQSB信号的延时、DQS信号的延时，得到可用延时范围DRAB，并在其内找到最大的一组{DRAm，DRBm}，将DRAm和DRBm对应的优选VREF电平设定为VREFm，如DRAm不等于DRBm，则再对CK占空比的DT值进行调整，直到DRAm等于DRBm，得到最佳的DTn、VREFmn、DRAmn和DRBmn，完成所有校准步骤，后续的数据读取可根据上述的最佳值，利用最好的占空比校准效果和最大的采样裕度，对内存颗粒的数据进行读取操作。
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公开(公告)号：CN113178223A
公开(公告)日：2021-07-27
申请号：CN202110461893.X
申请日：2021-04-27
申请人： 珠海全志科技股份有限公司
摘要： 本发明提供一种存储器的数据训练方法、计算机装置及计算机可读存储介质，该方法包括从多个DQ引脚读取测试数据，将测试数据与目标数据进行异或计算；将延迟参数设置为最小值，并逐渐改变延迟参数，根据当前延迟参数下测试数据与目标数据的异同结果与上一延迟参数下测试数据与目标数据的异同结果计算DQ眼图的左右边界；逐渐调节参考电压，根据当前参考电压下测试数据与目标数据的异同结果与上一参考电压下测试数据与目标数据的异同结果计算DQ眼图的上下边界。本发明还提供实现上述方法的计算机装置及计算机可读存储介质。本发明通过并行的对多个DQ信号进行异或计算来快速识别出错的DQ引脚，能够减少数据训练时间。
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公开(公告)号：CN112787665B
公开(公告)日：2024-08-30
申请号：CN202011579269.1
申请日：2020-12-28
申请人： 珠海全志科技股份有限公司
IPC分类号： H03L7/099
摘要： 本发明公开了一种相位可调的时钟信号产生方法及装置，该方法从第一多级信号延迟单元输出的相位延迟精度为1/N个参考时钟周期的多个第一时钟信号中确定输入第二多级信号延迟单元的第一目标时钟信号，进而从第二多级信号延迟单元输出的相位延迟精度为1/M个参考时钟周期的多个第二时钟信号中确定第二目标时钟信号，并将第二目标时钟信号确定为相位延迟精度为1/(N*M)个参考时钟周期的目标输出时钟信号。可见，本发明实施例通过对两个多级信号延迟单元输出的具有特定数学关系的延迟时钟信号进行级联和选择，实现了更高精度的信号相位延迟的效果，与现有做法相比，其在延迟单元的级数更少，电路面积和功耗均有效减少的情况下，可以达到同样的精度要求。
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