公开(公告)号：CN118017980A

公开(公告)日：2024-05-10

申请号：CN202410425536.1

申请日：2024-04-10

申请人： 电子科技大学

发明人： 王燕宁 ,  李靖 ,  舒异 ,  张玉鸽 ,  宁宁 ,  于奇

IPC分类号： H03K5/02 ,  H03K5/12 ,  H03M1/18

摘要： 本发明属于模拟集成电路领域，具体为一种基于时钟边沿重新排列的波形失真矫正电路。本发明基于对时钟边沿提取并重新排列的思想，利用两个失真信号Injp和Injn上升沿之间或者下降沿之间的间隔时间为二分之一周期的特点，分别通过上升沿/下降沿提取及反向电路，对二者的上升沿/下降沿进行提取并反向，用这个上升沿/下降沿生成一个新的下降沿/上升沿；并分别另行通过上升沿/下降沿提取电路得到二者的上升沿/下降沿；再将这两组信号进行交叉组合得到输出波形信号Out_P和Out_N，从而使得输出Out_P、Out_N的上升沿和下降沿分别与这两个输入信号的上升沿或下降沿对齐。本发明有效解决了现有技术引入附加抖动的问题，兼具低复杂度、高速、低噪声的功效。

公开(公告)号：CN118017980B

公开(公告)日：2024-06-04

申请号：CN202410425536.1

申请日：2024-04-10

申请人： 电子科技大学

发明人： 王燕宁 ,  李靖 ,  舒异 ,  张玉鸽 ,  宁宁 ,  于奇

IPC分类号： H03K5/02 ,  H03K5/12 ,  H03M1/18

摘要： 本发明属于模拟集成电路领域，具体为一种基于时钟边沿重新排列的波形失真矫正电路。本发明基于对时钟边沿提取并重新排列的思想，利用两个失真信号Injp和Injn上升沿之间或者下降沿之间的间隔时间为二分之一周期的特点，分别通过上升沿/下降沿提取及反向电路，对二者的上升沿/下降沿进行提取并反向，用这个上升沿/下降沿生成一个新的下降沿/上升沿；并分别另行通过上升沿/下降沿提取电路得到二者的上升沿/下降沿；再将这两组信号进行交叉组合得到输出波形信号Out_P和Out_N，从而使得输出Out_P、Out_N的上升沿和下降沿分别与这两个输入信号的上升沿或下降沿对齐。本发明有效解决了现有技术引入附加抖动的问题，兼具低复杂度、高速、低噪声的功效。