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公开(公告)号：CN106375155B
公开(公告)日：2019-09-27
申请号：CN201610814337.5
申请日：2016-09-09
申请人： 盛科网络(苏州)有限公司
IPC分类号： H04L12/26
摘要： 本发明提供一种MAC仿真验证模型的控制方法及控制系统，MAC仿真验证模型，MAC仿真验证模型包括：外部数据输入接口模块，外部变量调节模块，内部变量调节模块以及中央控制模块；内部变量调节模块包括：数据长度计数器、数据个数计数器、检测标志位以及减法标志位；中央控制模块，用于实时监测内部变量调节模块的参数值变化，并根据其判断模拟的仿真MAC与外部发送模块传递数据过程中，是否会发生数据传输中断，若是，结束当前仿真，并发送中断错误请求；若否，直至外部发送模块传递数据结束后，结束当前仿真。本发明可以在芯片开发的早期对数据发送模块进行模块级验证，测试其是否会引发MAC数据传输中断错误。
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公开(公告)号：CN109617838A
公开(公告)日：2019-04-12
申请号：CN201910131619.9
申请日：2019-02-22
申请人： 盛科网络(苏州)有限公司
IPC分类号： H04L12/933 , H04L12/879
CPC分类号： H04L49/103 , H04L49/901
摘要： 本发明提供了一种多通道报文汇聚共享内存管理方法及系统，所述方法包括：采用n个1R1W DataRam及n个1R1W PtrRam构建n个入口、m个出口的报文通道，建立存储报文数据的DataRam与存储指针的PtrRam的映射关系；对各个PtrRam中剩余指针数目PtrRamCnt按从多到少进行排序；入口报文通道进行报文写入，入口报文通道获取指针Ptr请求，按剩余指针数目PtrRamCnt从多到少的排序从PtrRam中获取指针Ptr，将对应报文写入对应的DataRam中；出口报文通道进行报文读取，出口报文通道从DataRam中读取报文，读取报文后将指针Ptr释放至对应的PtrRam中。本发明极大的节省了Ram的资源消耗，同时节省了芯片Ram面积，可满足多通道报文同时缓存的需求。
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公开(公告)号：CN109344093A
公开(公告)日：2019-02-15
申请号：CN201811070298.8
申请日：2018-09-13
申请人： 盛科网络(苏州)有限公司
IPC分类号： G06F12/0873
摘要： 本发明提供了一种缓存结构、读写数据的方法和装置，在该缓存结构包括：N+1个数据存储模块，所述数据存储模块包含有若干第一数据存储区块，在一个读写时钟周期内，能够对所述若干第一数据存储区块进行两次读操作、或者能够进行一次读操作及一次写操作，其中，N为大于等于1的整数；N个用于接收数据的写通道以及两个用于读取数据的读通道。在一个读写周期内，该缓存结构能够进行N次写操作和二次读操作。
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公开(公告)号：CN105610814B
公开(公告)日：2018-09-21
申请号：CN201510993048.1
申请日：2015-12-25
申请人： 盛科网络(苏州)有限公司
IPC分类号： H04L29/06 , H04L12/861
摘要： 本发明提供一种降低报文转发延时的方法及系统，所述方法包括：接收来自于各个数据通道的数据，并将其存储至一级缓存器；根据所述一级缓存器的当前存储状态以及所述数据携带的属性信息，对所述一级缓存器中的数据生成一级调度请求命令和/或生成一级解析请求命令；若接收一级调度请求命令，则将当前所述一级缓存器中的全部数据转存至一级调度缓存器；若接收一级解析请求命令，则对当前一级缓存器中的数据进行解析，并将解析结果存储至一级解析缓存器；将所述一级调度缓存器中存储的数据和所述一级解析缓存器中存储的数据的解析结果进行匹配，并根据每个数据的属性以及匹配结果决定是否当前数据进行二级调度。本发明降低了报文转发延时。
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公开(公告)号：CN112600764A
公开(公告)日：2021-04-02
申请号：CN202011427671.8
申请日：2020-12-07
申请人： 盛科网络(苏州)有限公司
IPC分类号： H04L12/883 , H04L12/861 , H04L12/863
摘要： 本发明提供一种直通转发模式的调度方法、设备及存储介质，所述方法包括：在直通转发模式下接收报文；若主链表为空，则存储当前报文，并同步将报文的存储地址链接至主链表；若主链表不为空，且前一个报文在主链表中链接完成，则存储当前报文，并同步将当前报文的存储地址链接至主链表；若主链表不为空，前一个报文在主链表中链接未完成，则存储当前报文，并在当前报文存储完成后，将当前报文的存储地址链接至从链表；若从链表不为空，则实时监测主链表状态，在最近一个报文分片携带的结束位标识在主链表链接完成时，将从链表的内容转移并链接至主链表当前存储的结束位标识对应的地址上。本发明实现芯片单播直通转发功能基础上，优化逻辑物理开销。
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公开(公告)号：CN110096402A
公开(公告)日：2019-08-06
申请号：CN201910371623.2
申请日：2019-05-06
申请人： 盛科网络(苏州)有限公司
IPC分类号： G06F11/25
摘要： 一种对芯片数据异常处理逻辑的验证装置和方法，基于寄存器抽象模型，其中，寄存器抽象模型中包括：造错函数，用于为待测设计中存储器的存储记录产生数据异常，并且将存储器对应存储记录的标识位，置起为数据异常标识；存储器读写逻辑，用于对存储器执行读或写操作；数据异常处理逻辑，当读取标识位为数据异常标识时，寄存器抽象模型调用数据异常处理逻辑进行校验计算，进而使寄存器抽象模型与待测设计的校验计算结果在比较器中自动匹配。通过所述装置和方法，可以解决现有技术中数据异常处理逻辑验证不灵活，复用性差以及测试强度低的问题。
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公开(公告)号：CN105656807B
公开(公告)日：2019-02-22
申请号：CN201510992243.2
申请日：2015-12-25
申请人： 盛科网络(苏州)有限公司
发明人： 徐子轩
IPC分类号： H04L12/863 , H04L12/803
摘要： 本发明揭示了一种网络芯片多通道数据传输方法及传输装置，包括：接收报文；计算数据段的偏移量并区分长、短包数据段；优先存储长包数据段；将长、短包数据段通道编号及存储地址分别写进高、低优先级先进先出队列；优先读取高优先级先进先出队列中的通道编号，索引该通道已调度数据段信息；根据已调度数据段信息判断待调度数据段类型，当为长包数据段时，高优先级先进先出队列参与调度，当为短包数据段时，低优先级先进先出队列参与调度；根据存储地址调度待调度数据段并用其更新为已调度数据段信息。本发明优先存储长包数据段，降低长包数据段的截断概率，利用调度仲裁逻辑，使数据段间隔不会因为网络超带宽而被拉长，且保证数据段不发生错乱。
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公开(公告)号：CN106528364B
公开(公告)日：2018-11-30
申请号：CN201611162196.X
申请日：2016-12-15
申请人： 盛科网络(苏州)有限公司
摘要： 本发明公开了一种基于存储器访问驱动的自动化协同验证平台的搭建方法，包括：根据数据处理流程构建编程语言功能模型，将访问存储器的相关信息存储为编程语言功能模型参考信息；监测RTL子系统中所有存储器的读写信号，若检测到所述读写信号使能，RTL验证模块调用数据比较接口，对RTL操作存储器的相关信息同所述编程语言功能模型参考信息进行比较，若比较结果全部一致，则验证通过；若出现任一比较结果不一致则产生中断结束整个验证流程。采用本发明，可以准确高效地测试RTL子系统，具有调试方便，验证全面的优点。
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公开(公告)号：CN108390832A
公开(公告)日：2018-08-10
申请号：CN201810146804.0
申请日：2018-02-12
申请人： 盛科网络(苏州)有限公司
IPC分类号： H04L12/873 , H04L12/24
摘要： 本发明揭示了一种混合速率模式下网络芯片calendar的配置方法，包括对调度器中的每个队列设置间隔计数器和有效标志位列表，当每一轮收敛开始计算时，遍历所有队列，若所有队列索引对应的间隔计数器值都大于索引本身，则选中有效标志位为1且间隔计数器最小的队列并将其从有效标志位列表上移除，否则，从有效标志位列表中挑选间隔计数器最小的队列，并将其从有效标志位列表上移除；之后，所有间隔计数器减1，选中的队列重置间隔计数器。本发明可以自动化的生产calendar配置，无需人工计算，特别在多速率混合、调度器中所有成员总带宽接近调度器物理极限时，可以大幅降低系统配置复杂度，提高系统开发效率。
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公开(公告)号：CN106528364A
公开(公告)日：2017-03-22
申请号：CN201611162196.X
申请日：2016-12-15
申请人： 盛科网络(苏州)有限公司
CPC分类号： G06F11/26 , G06F11/3037 , G06F11/3457 , G06F11/3656
摘要： 本发明公开了一种基于存储器访问驱动的自动化协同验证平台的搭建方法，包括：根据数据处理流程构建编程语言功能模型，将访问存储器的相关信息存储为编程语言功能模型参考信息；监测RTL子系统中所有存储器的读写信号，若检测到所述读写信号使能，RTL验证模块调用数据比较接口，对RTL操作存储器的相关信息同所述编程语言功能模型参考信息进行比较，若比较结果全部一致，则验证通过；若出现任一比较结果不一致则产生中断结束整个验证流程。采用本发明，可以准确高效地测试RTL子系统，具有调试方便，验证全面的优点。
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