时钟发生器和盘驱动器
    1.
    发明授权

    公开(公告)号:CN1118817C

    公开(公告)日:2003-08-20

    申请号:CN97191401.X

    申请日:1997-10-08

    申请人: 索尼公司

    发明人: 矢田博昭

    IPC分类号: G11B20/10

    摘要: 公开了用于采样伺服型磁盘驱动器的时钟发生器。从时钟图形再生的信号Z(t)在被馈送到相位比较器(52)之前被A/D转换器(33)数字化。算术装置(61)以线性组合计算N个采样值和N个加权系数的内部乘积,和一个D触发器(62)提供一个相位比较误差信号。信号在被作为控制信号经环路滤波器(54)提供之前由A/D转换器转换为模拟格式。来自VCO的时钟信号KLC被控制得同相位以产生一个和再生信号同步的时钟信号CLK。将配置加权系数的总和变为0时,信号不受加在再生信号上的DC分量的不利影响,从而获得时钟信号CLK和再生信号Z(t)的精确同步。

    时钟发生器和盘驱动器
    3.
    发明公开

    公开(公告)号:CN1205104A

    公开(公告)日:1999-01-13

    申请号:CN97191401.X

    申请日:1997-10-08

    申请人: 索尼公司

    发明人: 矢田博昭

    IPC分类号: G11B20/10

    摘要: 公开了用于采样伺服型磁盘驱动器的时钟发生器。从时钟图形再生的信号Z(t)在被馈送到相位比较器(52)之前被A/D转换器(33)数字化。算术装置(61)以线性组合计算N个采样值和N个加权系数的内部乘积,和一个D触发器(62)提供一个相位比较误差信号。信号在被作为控制信号经环路滤波器(54)提供之前由A/D转换器转换为模拟格式。来自VCO的时钟信号KLC被控制得同相位以产生一个和再生信号同步的时钟信号CLK。将配置加权系数的总和变为0时,信号不受加在再生信号上的DC分量的不利影响,从而获得时钟信号CLK和再生信号Z(t)的精确同步。