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公开(公告)号：CN108363912A
公开(公告)日：2018-08-03
申请号：CN201810167902.2
申请日：2018-02-28
申请人： 苏州国芯科技有限公司
摘要： 本申请公开了一种程序代码的密保方法，包括：在CPU接收到用户输入的对指定程序代码进行数据操作的请求后，确定用户的用户ID；数据操作包括读操作或者写操作或者运行操作；根据用户ID和预设的操作权限信息库，判断用户是否具有对指定程序代码进行数据操作的权限；操作权限信息库记录有各个用户ID对各个程序代码进行各类数据操作的权限信息；若否，则向CPU发送异常信号以拦截CPU对请求的应答操作。本申请令只有预先被授权的用户才能对程序代码进行调用或更改，由此可有效提高密保的安全性，并同时具有较快的处理速度。本申请还公开了一种程序代码的密保装置，同样具有上述有益效果。
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公开(公告)号：CN104598169B
公开(公告)日：2018-02-09
申请号：CN201510039315.1
申请日：2012-12-31
申请人： 苏州国芯科技有限公司
摘要： 本发明提供一种用于flash存储器的高可靠性数据读取方法，包括一组ECC控制寄存器，此ECC控制寄存器包括：管理字节使能位、左扇区数据使能位、右扇区数据使能位，用于控制是否对所述用户数据区中另一个扇区进行纠错处理；在对nandflash进行读操作时：当在逻辑上读用户数据区中左扇区时，则使能ECC控制寄存器中左扇区数据使能位，如果左扇区位于第一用户数据区内，则配置ECC控制寄存器中管理字节长度控制位有效（长度为8），发送读命令将用户管理信息读入BCH模块解码查错，但不加载到控制器缓存中，将左扇区数据读到BCH模块解码查错，并加载到控制器缓存中进行纠错，再将右扇区读到BCH模块解码查错，但不加载到控制器缓存中。本发明提高了对nandflash存储设备的读写速度，又保证了加载信息准确性且硬件利用率。
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公开(公告)号：CN106339643A
公开(公告)日：2017-01-18
申请号：CN201610710022.6
申请日：2016-08-23
申请人： 苏州国芯科技有限公司
摘要： 本发明公开了一种对易失存储体权限保护的方法，包括：当接收到操作请求用户的操作请求时，MPU解析操作请求中包含的操作类型和与操作类型对应的易失存储体，并根据权限保护机制判断操作请求用户是否具有操作易失存储体的权限；如果是，则MPU对DMA控制器发送授权信号；DMA控制器接收授权信号，并依据操作请求配置与操作类型对应的参数。由此可知，只有MPU授权成功后DMA控制器才能执行相应操作，避免了易失存储体中的数据被其它用户非法更改或非法读取，增加了安全性。由于增加了对易失存储体的保护机制，因此用户可以更改对易失存储体的DMA操作权限，增加了操作的灵活性。此外，本发明还公开一种对易失存储体权限保护的系统，效果如上所述。
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公开(公告)号：CN106209362A
公开(公告)日：2016-12-07
申请号：CN201610615303.3
申请日：2016-07-29
申请人： 苏州国芯科技有限公司
CPC分类号： H04L9/0825 , G06F9/30007 , G06F13/4027 , H04L63/0442
摘要： 本发明公开了一种运行非对称加密算法的嵌入式系统，包括：处理器、FPGA模块以及内部总线；所述处理器为硬核处理器系统，集成于所述FPGA模块的框架中，所述处理器以及所述FPGA模块之间通过所述内部总线相连；所述处理器用于接收非对称运算指令以及运算数据，将非对称运算的硬件加速逻辑写入所述FPGA模块，对所述FPGA模块的架构进行配置，并调用所述FPGA模块来加速非对称运算。本发明通过将高性能的通用性嵌入式CPU和用于非对称运算加速的FPGA模块通过高速内部总线相连，使得非对称加解密运算的性能可以高达每秒几百次以上，可以用于需要进行频繁非对称运算的应用场合，同时还能够降低方案的整体成本和难度。
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公开(公告)号：CN103389924B
公开(公告)日：2016-04-06
申请号：CN201310316679.0
申请日：2013-07-25
申请人： 苏州国芯科技有限公司
IPC分类号： G06F11/10
摘要： 本发明提供一种应用于随机存储器的ECC存储系统，包括主设备模块、随机存储器和位于主设备模块和随机存储器之间的总线连接器；随机存储器和总线连接器之间设有一总线ECC桥接模块，该总线ECC桥接模块包括至少2个选通控制寄存器、至少2个总线应答选通器、至少2个总线传输选通器和ECC桥接器，该ECC桥接器包括与总线连接器连接的总线Master接口、与随机存储器连接的总线Slave接口、ECC校验码生成电路、ECC校验电路、ECC纠错电路和控制模块；总线传输选通器的第一总线输入端和ECC桥接器的编码输入端均连接到总线连接器；总线应答选通器的第一应答输入端和ECC桥接器的解码输入端均连接到随机存储器端。本发明可灵活选择各个随机存储器是否需要ECC校验或者随机存储器内是否需要ECC校验，方便系统的扩展应用且提高了整体的效率。
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公开(公告)号：CN103345910B
公开(公告)日：2015-11-18
申请号：CN201310231426.3
申请日：2013-06-09
申请人： 苏州国芯科技有限公司
IPC分类号： G09G3/36
摘要： 本发明公开了一种单端口调色板SRAM控制器及其控制方法，所述控制器包括：调色板SRAM、寄存器、DMA、像素解包器和时钟分频器，时钟分频器用于对总线时钟进行分频并得到像素时钟，所述总线时钟的频率至少为像素时钟的2倍。本发明通过SRAM倍频以及SRAM访存仲裁的设计，只使用一块单端口SRAM就能满足双通道LCD控制器的调色板功能。所使用的SRAM的面积是现有技术的四分之一，从而降低了芯片生产成本，提高了芯片良率，降低了芯片功耗。
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公开(公告)号：CN103064640B
公开(公告)日：2015-11-18
申请号：CN201210591544.0
申请日：2012-12-31
申请人： 苏州国芯科技有限公司
摘要： 本发明提供一种应用于nandflash存储设备的快速读写方法，包括一ECC控制寄存器和用于对管理字节区查错的管理查错分区，此ECC控制寄存器包括：管理字节使能位、左扇区数据使能位、右扇区数据使能位、错误校验使能位、管理字节长度控制位；读用户数据区中左扇区时，则使能ECC控制寄存器中左扇区数据使能位，如果左扇区位于第一用户数据区内，则配置ECC控制寄存器中管理字节长度控制位有效；读一个由左、右两个扇区组成的用户数据区时，则使能ECC控制寄存器中左、右扇区数据使能位，如果用户数据区为第一用户数据区，则配置ECC控制寄存器中管理字节长度控制位有效。本发明提高了对nandflash存储设备的读写速度，又保证了加载信息准确性且硬件利用率。
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公开(公告)号：CN102541761B
公开(公告)日：2014-10-22
申请号：CN201210014126.5
申请日：2012-01-17
申请人： 苏州国芯科技有限公司
IPC分类号： G06F12/08
CPC分类号： Y02D10/13
摘要： 一种应用于嵌入式芯片的只读高速缓冲存储器，其创新在于：主要由标签数据阵列结构、控制逻辑、地址数据传输门这三个部分组成。本发明涉及一种只读高速缓冲存储器的设计方案，该方案以组相联地址映射方式进行资源配置，在片上处理器和只需要进行读操作缓存的外存之间提供了接口，并采用了改良的轮询算法进行标签和数据替换管理。该方案在保证高速缓冲存储器性能的同时，因地制宜，量体裁衣，有效优化了模块结构，减小了模块面积，降低了模块功耗，提高了高速缓冲存储空间的利用率。
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公开(公告)号：CN103955410A
公开(公告)日：2014-07-30
申请号：CN201410222025.6
申请日：2014-05-23
申请人： 苏州国芯科技有限公司
IPC分类号： G06F9/48
CPC分类号： Y02D10/24
摘要： 本发明公开了一种基于多中断源优先级排序的中断控制方法，所述方法包括：S1、将每个中断源按照有效位、中断类型、中断优先级和中断源序号进行归类，形成若干排列单元；S2、将所有排列单元按照优先级高低的顺序依次排列，形成中断优先级队列；S3、中断请求发生，对应的中断源按照中断优先级队列中的顺序依次响应。本发明可实现多个中断源的中断控制，具有快速、低功耗的特点。
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公开(公告)号：CN103236923A
公开(公告)日：2013-08-07
申请号：CN201310176066.1
申请日：2010-09-06
申请人： 苏州国芯科技有限公司
IPC分类号： H04L9/06
摘要： 一种用于无线局域网的高效安全加密方法，将第一组明文编码以字为单位分为4个编码字，将第一组主密钥编码以字为单位分为4个密钥字；将所述第一组主密钥编码中第1位密钥字至第3位密钥字与第0位密钥字运算生成一个字长的第1轮子密钥，再将第1位密钥字至第3位密钥字前移至第0位至第2位密钥字的位置，将所述第1轮子密钥移至第3位密钥字的位置；送入第二组明文编码，该第二组明文编码与其上一组明文编码间隔至少4轮时钟周期；同时，送入第二组主密钥编码，该第二组主密钥编码与其上一组主密钥编码的时间间隔与所述第二组明文编码与第一组明文编码的时间间隔相同。该方法大大提高了加解密速度和单位时间的数据吞吐量，且数据的安全性强。
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