公开(公告)号：CN115685811B

公开(公告)日：2024-11-08

申请号：CN202211189148.5

申请日：2022-09-28

申请人： 苏州精智达智能装备技术有限公司

发明人： 徐大鹏 ,  尹建召 ,  江海玲

IPC分类号： G05B19/042 ,  H03M1/66 ,  G06F1/02

摘要： 本发明公开了一种可生成极性信号波形的信号生成器结构和指令系统，属于信号生成器技术领域。包括上位机接口、主处理器、通道处理器、MUX单元、DRV缓冲单元和极性电压信号发生器，所述上位机接口与主处理器连接，所述主处理器与若干通道处理器连接，所述通道处理器与MUX单元连接，所述MUX单元与DRV缓冲单元连接，所述极性电压信号发生器与主处理器连接，所述极性电压信号发生器还与MUX单元连接本发明与传统的指令系统相比，每条指令的数据结构由5个Word压缩到了1个Word，最大限度地利用了FPGA内部存储器的18bit位宽，大大提升了FPGA内部的指令容量，使得在原来的硬件架构下可以实现更多的图形生成指令，满足更复杂的输出波形要求，减小了成本。

公开(公告)号：CN115685811A

公开(公告)日：2023-02-03

申请号：CN202211189148.5

申请日：2022-09-28

申请人： 苏州精智达智能装备技术有限公司

发明人： 徐大鹏 ,  尹建召 ,  江海玲

IPC分类号： G05B19/042 ,  H03M1/66 ,  G06F1/02

摘要： 本发明公开了一种可生成极性信号波形的信号生成器结构和指令系统，属于信号生成器技术领域。包括上位机接口、主处理器、通道处理器、MUX单元、DRV缓冲单元和极性电压信号发生器，所述上位机接口与主处理器连接，所述主处理器与若干通道处理器连接，所述通道处理器与MUX单元连接，所述MUX单元与DRV缓冲单元连接，所述极性电压信号发生器与主处理器连接，所述极性电压信号发生器还与MUX单元连接本发明与传统的指令系统相比，每条指令的数据结构由5个Word压缩到了1个Word，最大限度地利用了FPGA内部存储器的18bit位宽，大大提升了FPGA内部的指令容量，使得在原来的硬件架构下可以实现更多的图形生成指令，满足更复杂的输出波形要求，减小了成本。