公开(公告)号：CN1310155C

公开(公告)日：2007-04-11

申请号：CN200310116577.0

申请日：2003-11-14

申请人： 英特尔公司

发明人： J·W·斯塔克 ,  C·B·维尔克森 ,  O·穆特卢

IPC分类号： G06F12/00

CPC分类号： G06F12/0897 ,  G06F12/0875

摘要： 本发明描述了一种处理器体系机构，尤其是一种具有类似于高速缓冲存储器的结构的处理器体系结构，以使得可以在先行执行期间进行存储器通信。根据本发明的一种实施方案，一种系统包含：存储器；以及连接到所述存储器的乱序处理器。所述乱序处理器包含至少一个执行单元，至少一个连接到所述至少一个执行单元的高速缓冲存储器；至少一个连接到所述至少一个高速缓冲存储器的地址源；以及连接到所述至少一个地址源的先行高速缓冲存储器。

公开(公告)号：CN113568663A

公开(公告)日：2021-10-29

申请号：CN202011518970.2

申请日：2020-12-21

申请人： 英特尔公司

发明人： A·亚辛 ,  L·拉波波特 ,  J·W·斯塔克 ,  J·巴克斯特 ,  I·戴蒙德 ,  P·弗里德曼 ,  I·胡尔 ,  N·特尔

IPC分类号： G06F9/30

摘要： 本发明涉及代码预取指令。描述了用于代码预取的设备、方法和系统的实施例。在实施例中，一种设备可以包括指令解码器、加载电路和执行电路。指令解码器要解码代码预取指令。代码预取指令要指定要预取的第一指令。加载电路要响应于所解码的代码预取指令来预取第一指令。执行电路要在管线的提取阶段执行第一指令。

公开(公告)号：CN1519728A

公开(公告)日：2004-08-11

申请号：CN200310116577.0

申请日：2003-11-14

申请人： 英特尔公司

发明人： J·W·斯塔克 ,  C·B·维尔克森 ,  O·穆特卢

IPC分类号： G06F12/00

CPC分类号： G06F12/0897 ,  G06F12/0875

摘要： 本发明描述了一种处理器体系机构，尤其是一种具有类似于高速缓冲存储器的结构的处理器体系结构，以使得可以在先行执行期间进行存储器通信。根据本发明的一种实施方案，一种系统包含：存储器；以及连接到所述存储器的乱序处理器。所述乱序处理器包含至少一个执行单元，至少一个连接到所述至少一个执行单元的高速缓冲存储器；至少一个连接到所述至少一个高速缓冲存储器的地址源；以及连接到所述至少一个地址源的先行高速缓冲存储器。