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公开(公告)号:CN116302106A
公开(公告)日:2023-06-23
申请号:CN202211370612.0
申请日:2022-11-03
申请人: 英特尔公司
IPC分类号: G06F9/38
摘要: 本申请公开了用于促进分支预测单元的改善的带宽的设备、方法和系统。用于基于被采用分支的预测来确定指令的执行的处理器的技术和机制。在实施例中,第一预测单元在接连的分支预测周期中的一个周期中生成多个分支预测中的每个分支预测。向执行管线提供分支预测的指示,该执行管线基于该指示来准备执行指令。在分支预测中的第一分支预测被确定为具有低置信度类型的情况下,所述第一分支预测进一步被指示到第二预测单元,该第二预测单元基于第一分支预测针对其被作出的分支指令的同一分支指令来执行第二分支预测。在另一实施例中,第二预测单元基于第一和第二软分支预测彼此不一致而发信号通知执行管线的状态要被清除。
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公开(公告)号:CN101788903A
公开(公告)日:2010-07-28
申请号:CN200911000152.7
申请日:2009-11-05
申请人: 英特尔公司
摘要: 在一个实施例中,本发明包括指令译码器,其能够接收输入指令和路径选择信号,并且响应于该路径选择信号而将该输入指令译码成第一指令代码或第二指令代码。表示同一输入指令的这两个不同的指令代码可以被执行单元用于执行针对不同数据长度而优化的操作。还描述了其它实施例,并且要求保护这些实施例。
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公开(公告)号:CN105279016B
公开(公告)日:2019-06-28
申请号:CN201510350735.1
申请日:2015-06-23
申请人: 英特尔公司
摘要: 本申请公开了线程暂停处理器、方法、系统及指令。一个方面的处理器包括解码单元,用于对来自第一线程的线程暂停指令进行解码。该处理器的后端部与该解码单元耦合。该处理器的后端部用于:响应于该线程暂停指令,暂停对用于执行的第一线程的后续指令的处理。这些后续的指令按程序顺序在该线程暂停指令之后发生。该后端部还用于:响应于该线程暂停指令,保持处理器的后端部的至少多数排空该第一线程中除线程暂停指令之外的指令长达预定的时间段。上述多数可包括多个执行单元和指令队列单元。
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公开(公告)号:CN101901128B
公开(公告)日:2016-04-27
申请号:CN200910253081.5
申请日:2009-10-30
申请人: 英特尔公司
IPC分类号: G06F9/30
CPC分类号: G06F9/3853 , G06F9/3016 , G06F9/3017 , G06F9/30196 , G06F9/3836 , G06F12/084 , G06F12/0875 , G06F13/4063 , G06F2212/452 , G06F2212/62 , Y02D10/14 , Y02D10/151
摘要: 一种用于在计算机系统中实现有效指令融合的技术。在一个实施例中,如果指令队列中的第一指令可与第二指令融合,那么处理器逻辑将对第二指令的处理延迟阈值时间量。
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公开(公告)号:CN101901128A
公开(公告)日:2010-12-01
申请号:CN200910253081.5
申请日:2009-10-30
申请人: 英特尔公司
IPC分类号: G06F9/30
CPC分类号: G06F9/3853 , G06F9/3016 , G06F9/3017 , G06F9/30196 , G06F9/3836 , G06F12/084 , G06F12/0875 , G06F13/4063 , G06F2212/452 , G06F2212/62 , Y02D10/14 , Y02D10/151
摘要: 一种用于在计算机系统中实现有效指令融合的技术。在一个实施例中,如果指令队列中的第一指令可与第二指令融合,那么处理器逻辑将对第二指令的处理延迟阈值时间量。
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公开(公告)号:CN109952566B
公开(公告)日:2024-08-23
申请号:CN201680090755.2
申请日:2016-12-12
申请人: 英特尔公司
发明人: J·W·布兰德特 , R·S·查普尔 , J·考博尔 , E·T·格罗科斯基 , S·H·冈瑟 , B·M·盖伊 , T·R·赫夫 , C·J·休斯 , E·乌尔德-阿迈德-瓦尔 , R·辛格豪尔 , S·Y·索托德 , B·L·托尔 , L·拉波波特 , D·帕普沃斯 , J·D·艾伦
IPC分类号: G06F12/0817
摘要: 本发明公开了一种处理器架构的实施例。在实施例中,处理器包括解码器、执行单元、一致性高速缓存和互连。所述解码器用于对用于将高速缓存行归零的指令进行解码。所述执行单元用于发布用于发起高速缓存行大小的零写入的写入命令。所述一致性高速缓存用于接收所述写入命令、用于判定所述高速缓存行中是否存在命中以及所命中高速缓存行的高速缓存一致性协议状态是经修改状态还是排他状态、用于将高速缓存行配置成指示全零、并且用于向所述互连发布所述写入命令。所述互连用于响应于接收到所述写入命令而向必须对其判定是否存在命中的多个其他一致性高速缓存中的每一个发布监听。
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公开(公告)号:CN116302109A
公开(公告)日:2023-06-23
申请号:CN202211641153.5
申请日:2022-12-20
申请人: 英特尔公司
摘要: 本申请公开了用于向微操作序列提供预测值的设备、方法和系统。用于高效地使值预测信息可用于在处理器中使用的技术和机制。在实施例中,指令执行包括某个数据到第一位置(例如,第一寄存器)的加载。处理器的解码器访问指示执行要包括含加载检查微操作和移动微操作的多个微操作(μop)的参考信息。加载检查微操作将第一值加载到第一位置,并且检查所加载的第一值与表示第一值会是什么样的预测的、先前确定的第二值是否相同。移动微操作将第二值移动至第一位置。在另一实施例中,移动微操作被调度用于相对于加载检查微操作乱序的执行,引起第二值用于在寄存器堆中供另一微操作访问的提早的可用性。
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公开(公告)号:CN101788903B
公开(公告)日:2014-10-29
申请号:CN200911000152.7
申请日:2009-11-05
申请人: 英特尔公司
摘要: 在一个实施例中,本发明包括指令译码器,其能够接收输入指令和路径选择信号,并且响应于该路径选择信号而将该输入指令译码成第一指令代码或第二指令代码。表示同一输入指令的这两个不同的指令代码可以被执行单元用于执行针对不同数据长度而优化的操作。还描述了其它实施例,并且要求保护这些实施例。
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公开(公告)号:CN109952566A
公开(公告)日:2019-06-28
申请号:CN201680090755.2
申请日:2016-12-12
申请人: 英特尔公司
发明人: J·W·布兰德特 , R·S·查普尔 , J·考博尔 , E·T·格罗科斯基 , S·H·冈瑟 , B·M·盖伊 , T·R·赫夫 , C·J·休斯 , E·乌尔德-阿迈德-瓦尔 , R·辛格豪尔 , S·Y·索托德 , B·L·托尔 , L·拉波波特 , D·帕普沃斯 , J·D·艾伦
IPC分类号: G06F12/0817
摘要: 本发明公开了一种处理器架构的实施例。在实施例中,处理器包括解码器、执行单元、一致性高速缓存和互连。所述解码器用于对用于将高速缓存行归零的指令进行解码。所述执行单元用于发布用于发起高速缓存行大小的零写入的写入命令。所述一致性高速缓存用于接收所述写入命令、用于判定所述高速缓存行中是否存在命中以及所命中高速缓存行的高速缓存一致性协议状态是经修改状态还是排他状态、用于将高速缓存行配置成指示全零、并且用于向所述互连发布所述写入命令。所述互连用于响应于接收到所述写入命令而向必须对其判定是否存在命中的多个其他一致性高速缓存中的每一个发布监听。
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