公开(公告)号：CN113947055A

公开(公告)日：2022-01-18

申请号：CN202111275422.6

申请日：2021-10-29

申请人： 西安微电子技术研究所

发明人： 龙娟 ,  赵亮 ,  张彬 ,  姚岚 ,  杨靓 ,  李海松

IPC分类号： G06F30/392 ,  G06F30/394 ,  G06F30/396 ,  G06F30/398

摘要： 本发明公开了一种适用于满足三模冗余的物理搭建方法，在布局阶段采用了对时钟管理单元进行定制设计，同组三个寄存器在实现中通过脚本得到有效控制，由于现有三模寄存器增加了时钟延时，具有在先进工艺下不同工艺角下延时差异大的特点，降低了时序收敛难度，有效加快了设计效率，最终三模时钟相位差检查采用了时钟长度比较法完成。本发明能够在确保单粒子效应得到有效改进的同时，能够确保三模设计快速达到设计指标。本发明具有流程简单、可操作性强，时序收敛速度快的优点，并且能满足其它流片签核条件。

公开(公告)号：CN116306461A

公开(公告)日：2023-06-23

申请号：CN202310245870.4

申请日：2023-03-14

申请人： 西安微电子技术研究所

发明人： 赵亮 ,  康郁爽 ,  张彬 ,  黄媛媛 ,  杨靓

IPC分类号： G06F30/392 ,  G06F30/394

摘要： 本发明公开了一种基于集成电路的多目标终点最短延迟网络布局方法及系统，首先，多目标终点识别与自动分组。其次，当所有叶节点完成分组后，需要进行缓冲器网络构建，要点在于如何保证所有分支节点连接至起点的同时，形成公共网络，减少缓冲器的数量。解决方案为先构建分组中最远的分支节点的缓冲器网络。最后，通过对目标终点的分组与缓冲器网络的构建，通过形成公共缓冲器网络，在连接所有终点基础上减少缓冲器的数量；对有阻挡或特殊延迟需求的目标节点完成单独优化，提升灵活性。本发明可广泛应用于多种设计的布局布线环节缓冲器网络搭建，典型的应用包括某芯片中模块相关最短延迟路径实现、某高性能处理器项目中存储器访问通路时序优化。