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公开(公告)号：CN102447521B
公开(公告)日：2016-10-05
申请号：CN201010500202.4
申请日：2010-09-30
Applicant: 重庆重邮信科通信技术有限公司
IPC: H04L1/00
Abstract: 本发明提供一种第三代移动通信长期演进系统解速率匹配方法及装置，所述方法首先判断是否进行重传合并，若是则将上一次解交织的数据写入存储器3再进行解重复解打孔，否则直接对接收数据进行解重复解打孔，其次分别对解比特收集分出的三路数据进行解交织，若进行重传合并操作，则将存储器3中的数据读出与本次解交织的数据进行合并，并再次写入存储器3，否则将本次解交织的数据写入存储器3中；并提供了相应装置；本发明中将单独分配用于存储解重复解打孔数据的存储器删除，并将重传合并延后进行，使得存储器3共用，从而节省了一块存储器，减少了硬件资源；并进而每次能同时计算P_NUM个地址，处理效率提高了P_NUM倍。
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公开(公告)号：CN102567162B
公开(公告)日：2016-01-20
申请号：CN201010621603.5
申请日：2010-12-31
Applicant: 重庆重邮信科通信技术有限公司
Abstract: 本发明涉及无线通信系统的验证技术，特别涉及基于DSP核的物理层系统验证装置及方法，所述装置包括DSP软核、硬件加速器模块、射频仿真模块、命令解析模块、测试例库和输出数据库；本发明还提供相应的测试方法；本发明适用于物理层系统模块、链路和射频驱动等功能测试，通过模拟高层和射频等，与DSP物理层进行原语的交互和数据的收发，使得经本发明方案验证过的物理层系统代码可以很快的移植到FPGA或真实的芯片环境中，大大缩短了整个芯片系统的开发周期，并且，本发明基于DSP的物理层系统验证装置，是在工作站上的软仿环境中设计并运行的，不需要额外硬件测试设备，不涉及硬件开销的增加。
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公开(公告)号：CN102855195A
公开(公告)日：2013-01-02
申请号：CN201110182321.4
申请日：2011-06-30
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F12/06
Abstract: 本申请公开了一种LPDDR2存储控制器和访问命令处理方法。一种LPDDR2存储控制器包括：访问确定模块、判断模块和排序模块。排序模块在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移，即将访问相同块bank和行row的访问命令互相排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。
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公开(公告)号：CN102855195B
公开(公告)日：2015-05-27
申请号：CN201110182321.4
申请日：2011-06-30
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F12/06
Abstract: 本申请公开了一种LPDDR2存储控制器和访问命令处理方法。一种LPDDR2存储控制器包括：访问确定模块、判断模块和排序模块。排序模块在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移，即将访问相同块bank和行row的访问命令互相排列在相邻位置，进而在读取访问命令时，依据排序读取，减少关闭块bank，以及打开块bank和行row时间，提高LPDDR2存储控制器访问效率。
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公开(公告)号：CN102855338A
公开(公告)日：2013-01-02
申请号：CN201110177368.1
申请日：2011-06-28
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种现场可编程门阵列FPGA原型验证装置及方法，所述装置包括分组信号选择模块、异步先入先出FIFO模块、存储器控制模块、数据发送模块以及总控制模块，所述分组信号选择模块的输入端连接FPGA原型的至少一组分组信号，在FPGA原型验证出错时，根据选择指令从分组信号选择模块输入端的所述分组信号中选择一组作为被监视信号，并输出给所述异步FIFO模块同步成与所述存储器控制模块速率相同的信号，并由所述存储器控制模块将同步后的信号存储到外部存储器，从所述外部存储器读取被监视信号到数据发送模块，由该数据发送模块发送所述被监视信号到外部计算机进行数据分析以定位错误。利用本发明，可以提高FPGA验证的可操作性、可视性和效率。
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Patent Agency Ranking
公开(公告)号：CN102567162A
公开(公告)日：2012-07-11
申请号：CN201010621603.5
申请日：2010-12-31
Applicant: 重庆重邮信科通信技术有限公司
Abstract: 本发明涉及无线通信系统的验证技术，特别涉及基于DSP核的物理层系统验证装置及方法，所述装置包括DSP软核、硬件加速器模块、射频仿真模块、命令解析模块、测试例库和输出数据库；本发明还提供相应的测试方法；本发明适用于物理层系统模块、链路和射频驱动等功能测试，通过模拟高层和射频等，与DSP物理层进行原语的交互和数据的收发，使得经本发明方案验证过的物理层系统代码可以很快的移植到FPGA或真实的芯片环境中，大大缩短了整个芯片系统的开发周期，并且，本发明基于DSP的物理层系统验证装置，是在工作站上的软仿环境中设计并运行的，不需要额外硬件测试设备，不涉及硬件开销的增加。
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公开(公告)号：CN102737001B
公开(公告)日：2016-08-31
申请号：CN201110080919.2
申请日：2011-03-31
Applicant: 重庆重邮信科通信技术有限公司
Abstract: 本发明公开了一种调整FPGA总线延时的方法，包括，主FPGA通过总线发送信号给从FPGA；从FPGA检测到任何一条信号线上的信号时，记录从FPGA检测到的该组总线所有信号线上的信号；判断是否存在没有检测到状态反转的信号线；如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位，否则记录主FPGA和从FPGA所有管脚的延时单位数据。本发明还公开了一种与所述方法相适应的FPGA总线延时调整装置，本发明的技术方案实现了自动调整总线各管脚延时单元数据，提高了FPGA总线延时调整效率。
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公开(公告)号：CN102855338B
公开(公告)日：2015-04-15
申请号：CN201110177368.1
申请日：2011-06-28
Applicant: 重庆重邮信科通信技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种现场可编程门阵列FPGA原型验证装置及方法，所述装置包括分组信号选择模块、异步先入先出FIFO模块、存储器控制模块、数据发送模块以及总控制模块，所述分组信号选择模块的输入端连接FPGA原型的至少一组分组信号，在FPGA原型验证出错时，根据选择指令从分组信号选择模块输入端的所述分组信号中选择一组作为被监视信号，并输出给所述异步FIFO模块同步成与所述存储器控制模块速率相同的信号，并由所述存储器控制模块将同步后的信号存储到外部存储器，从所述外部存储器读取被监视信号到数据发送模块，由该数据发送模块发送所述被监视信号到外部计算机进行数据分析以定位错误。利用本发明，可以提高FPGA验证的可操作性、可视性和效率。
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公开(公告)号：CN102447521A
公开(公告)日：2012-05-09
申请号：CN201010500202.4
申请日：2010-09-30
Applicant: 重庆重邮信科通信技术有限公司
IPC: H04L1/00
Abstract: 本发明提供一种第三代移动通信长期演进系统解速率匹配方法及装置，所述方法首先判断是否进行重传合并，若是则将上一次解交织的数据写入存储器3再进行解重复解打孔，否则直接对接收数据进行解重复解打孔，其次分别对解比特收集分出的三路数据进行解交织，若进行重传合并操作，则将存储器3中的数据读出与本次解交织的数据进行合并，并再次写入存储器3，否则将本次解交织的数据写入存储器3中；并提供了相应装置；本发明中将单独分配用于存储解重复解打孔数据的存储器删除，并将重传合并延后进行，使得存储器3共用，从而节省了一块存储器，减少了硬件资源；并进而每次能同时计算P_NUM个地址，处理效率提高了P_NUM倍。
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公开(公告)号：CN102737001A
公开(公告)日：2012-10-17
申请号：CN201110080919.2
申请日：2011-03-31
Applicant: 重庆重邮信科通信技术有限公司
Abstract: 本发明公开了一种调整FPGA总线延时的方法，包括，主FPGA通过总线发送信号给从FPGA；从FPGA检测到任何一条信号线上的信号时，记录从FPGA检测到的该组总线所有信号线上的信号；判断是否存在没有检测到状态反转的信号线；如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位，否则记录主FPGA和从FPGA所有管脚的延时单位数据。本发明还公开了一种与所述方法相适应的FPGA总线延时调整装置，本发明的技术方案实现了自动调整总线各管脚延时单元数据，提高了FPGA总线延时调整效率。
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