公开(公告)号：CN111769089B

公开(公告)日：2025-02-25

申请号：CN201910263283.1

申请日：2019-04-02

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L23/48 ,  H01L23/535 ,  H01L23/31 ,  H01L21/60

Abstract: 本发明实施例涉及一种半导体结构及其制造方法，半导体结构包括：第一半导体单元以及位于第一半导体单元内的第一TSV结构，第一半导体单元顶部表面露出第一TSV结构；位于第一半导体单元顶部表面的层间接合层，层间接合层内具有互连结构，互连结构包括至少一层导电层，互连结构具有顶端和与所述顶端相对的底端，且第一TSV结构与所述互连结构的底端相接触；位于层间接合层表面的第二半导体单元，第二半导体单元与第一半导体单元分别位于层间接合层相对的两侧，第二半导体单元内具有第二TSV结构，第二TSV结构与互连结构的顶端相接触。本发明实施例提供的半导体结构的整体厚度薄，且有利于减小半导体结构的电阻值，改善半导体结构的性能。

公开(公告)号：CN112825319B

公开(公告)日：2022-11-25

申请号：CN201911147222.5

申请日：2019-11-21

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L27/08 ,  H01L27/108 ,  H01L49/02

Abstract: 本申请涉及一种电容阵列制备方法、电容阵列和半导体存储结构。其中，制备方法包括：在衬底上形成牺牲层和覆盖牺牲层的格架结构层；刻蚀格架结构层和牺牲层，形成暴露出衬底的电容孔阵列；在电容孔的内壁形成下电极层；刻蚀格架结构层形成开口，通过开口去除牺牲层，并形成切割槽，切割槽将电容孔阵列切割为至少两个子区域并切断各子区域之间的格架结构层的连接；在电容孔内形成电容介质层和上电极层，上电极层通过电容介质层与下电极层隔离。通过形成切割槽，将格架结构层切割为多个小区域，避免电容孔形变，由此提高器件的电性性能。

公开(公告)号：CN112885831B

公开(公告)日：2022-05-27

申请号：CN201911197972.3

申请日：2019-11-29

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L27/108 ,  H01L21/8242

Abstract: 本申请涉及半导体存储器及其制备方法。该制备方法包括：提供基底，基底具有暴露的第一区域和第二区域；在第二区域上形成电容阵列和覆盖电容阵列的导电层；形成覆盖导电层和第一区域的绝缘填充层；在绝缘填充层上形成第一掩膜层，在第一掩膜层上开设第一刻蚀窗口并对绝缘填充层进行刻蚀，形成暴露出第一区域的第一通孔；沉积第二掩膜层以填充第一通孔并覆盖第一通孔和第一掩膜层；在第二掩膜层和第一掩膜层上开设第二刻蚀窗口并对绝缘填充层进行各向同性刻蚀，形成暴露出导电层的第二通孔；在第一通孔和第二通孔内填充导电材料以分别形成第一接触结构和第二接触结构。通过上述制备方法，可以避免第二接触结构穿透导电层，提升器件良率。

公开(公告)号：CN114512469A

公开(公告)日：2022-05-17

申请号：CN202011281266.X

申请日：2020-11-16

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L23/538 ,  H01L21/768

Abstract: 本发明实施例提供一种半导体结构及其制作方法，半导体结构包括：基底，至少位于基底中的导电柱；连通结构，至少一个连通结构与导电柱的端部电连接，且连通结构的材料与导电柱的材料不同，连通结构在基底上的正投影的总面积小于导电柱在基底上的正投影的面积；电连接层，电连接层与连通结构远离导电柱的端部电连接。本发明实施例有利于增大半导体结构中可用于设计电路布局的区域。

公开(公告)号：CN114361131A

公开(公告)日：2022-04-15

申请号：CN202011091938.0

申请日：2020-10-13

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L23/528 ,  H01L23/367 ,  H01L21/768

Abstract: 本发明实施例提供一种导电结构、半导体结构及其制作方法，导电结构包括：导电柱以及至少一个内嵌块，导电柱与内嵌块相接触，且内嵌块的热膨胀系数小于导电柱的热膨胀系数。在导电柱受热发生膨胀时，本发明实施例有利于减小导电柱对与导电柱相邻的结构的挤压影响，进而提高半导体结构的性能。

公开(公告)号：CN114256417A

公开(公告)日：2022-03-29

申请号：CN202011001853.9

申请日：2020-09-22

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L49/02 ,  H01L27/108

Abstract: 一种电容结构及其形成方法，所述形成方法，在基底上形成环形垫片，所述环形垫片中间具有暴露出基底部分表面的中央通孔后，在所述中央通孔中形成第一电容结构；形成覆盖所述基底、环形垫片和第一电容结构的介质层；刻蚀所述介质层，在所述介质层中形成与中央通孔连通的刻蚀孔；在所述刻蚀孔中形成与第一电容结构连接的第二电容结构。通过形成环形垫片，在介质层中形成刻蚀孔时，所述环形垫片能防止刻蚀孔底部的侧向刻蚀，使得刻蚀孔的底部被导引至环形垫片之间的中央通孔中，因而使得刻蚀孔底部被纠正至正确的位置。

公开(公告)号：CN114256134A

公开(公告)日：2022-03-29

申请号：CN202011000651.2

申请日：2020-09-22

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L21/768 ,  H01L23/48

Abstract: 一种接触窗结构及其形成方法，所述形成方法，在所述目标层表面上形成刻蚀垫片后，形成覆盖所述基底、目标层和刻蚀垫片的介质层；刻蚀所述介质层，在所述介质层中形成刻蚀孔，所述刻蚀孔底部暴露出所述刻蚀垫片的顶部表面；沿刻蚀孔去除所述刻蚀垫片，形成与刻蚀孔连通的刻蚀通道，所述刻蚀通道暴露出目标层的部分表面，所述刻蚀通道与刻蚀孔构成接触窗结构。本发明的方法，可以防止未开窗的问题，并且在形成接触窗结构的过程中，也不会存在加大刻蚀强度的问题，因而使得刻蚀孔顶部的尺寸不会增大，能与设计的尺寸保持一致，减小了形成刻蚀孔的刻蚀难度。

公开(公告)号：CN113903724A

公开(公告)日：2022-01-07

申请号：CN202010641966.9

申请日：2020-07-06

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓 ,  张志伟 ,  王海林

IPC: H01L23/538

Abstract: 本发明实施例提供一种半导体结构，包括：基底和位于所述基底上的介质层；导电插塞，所述导电插塞的第一部分位于所述基底内，所述导电插塞的第二部分位于所述介质层内；隔离环结构，所述隔离环结构至少环绕所述导电插塞的第二部分。本发明有利于减弱导电插塞引起的周边形貌变化以及导电插塞电场对周边元件信号传输的影响。

公开(公告)号：CN113078113A

公开(公告)日：2021-07-06

申请号：CN202010003725.1

申请日：2020-01-03

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L21/8242 ,  H01L27/108

Abstract: 本发明涉及一种半导体结构的制备方法，具体包括以下步骤：提供基底；于基底内形成侧壁衬垫及栅极沟槽，侧壁衬垫位于栅极沟槽的外围；于栅极沟槽内形成栅极结构，栅极结构包括导电层，导电层位于栅极沟槽内；导电层的顶部高于侧壁衬垫的底部且低于侧壁衬垫的顶部。由于侧壁衬垫位于栅极沟槽的外围，因此在栅极沟槽内形成栅极结构时，填充导电层材料不会因为侧壁衬垫而影响到导电层的填充，也不会因为需要在生成侧壁衬垫后在补齐导电层而增加导电层的阻值，在栅极沟槽外围形成侧壁衬垫使得栅极沟槽内栅极结构的形成不受到侧壁衬垫的影响。

公开(公告)号：CN112992829A

公开(公告)日：2021-06-18

申请号：CN201911212672.8

申请日：2019-12-02

Applicant: 长鑫存储技术有限公司

Inventor： 吴秉桓

IPC: H01L23/488 ,  H01L21/48 ,  H01L21/603

Abstract: 本发明涉及一种半导体结构及其制备方法；包括：支撑层，包括焊盘区域；支撑层的焊盘区域内形成有若干个凹槽，凹槽底部的宽度大于凹槽开口的宽度；焊垫，位于支撑层上，且位于焊盘区域内，焊垫部分嵌入凹槽内。上述半导体结构中焊垫嵌入凹槽的部分与凹槽下部的侧壁之间可以有空气腔，在焊线键合工艺时即使焊垫平坦且大部分焊垫在键合压力的作用下会被排挤开来，被排挤开来的焊垫会进入空气腔内，可以避免保护层向上掀开或裂开，防止焊垫外溢，从而确保产品的品质；同时，因为焊垫会在焊线键合工艺时进入空气腔内，会增加焊垫与支撑层的接触面积，从而会增强整体结构的稳定性。