公开(公告)号：CN108141216A

公开(公告)日：2018-06-08

申请号：CN201680061019.4

申请日：2016-10-24

申请人： 阿里·帕西欧

发明人： 阿里·帕西欧

IPC分类号： H03K19/0944 ,  H03K19/00 ,  G05F3/20

CPC分类号： H03K19/0013 ,  G05F3/20 ,  H03K19/0027 ,  H03K19/01707 ,  H03K19/09441

摘要： 根据本发明，仅需使用一种增强类型的MOS晶体管来实现硬件中的典型布尔函数。较佳地，MOS晶体管类型允许反向偏置控制以调整和补偿操作条件。当在仅PMOS晶体管中实现时，下拉功能由具有连接到输出端上的门和源极的单个晶体管来执行。这种类型的连接确保下拉功能由下拉晶体管的泄漏电流执行。当所有上拉路径关闭时，所有上拉晶体管的漏电流需要小于该下拉电流。这些截止电流的比值可以通过晶体管的纵横比来调整。该逻辑类型在低电压下提供极低的电流消耗，并且可以避免在超低功耗设计中经常使用的更复杂的关断电路的可能性。与现有的解决方案相比，该逻辑类型提供了更高的运行速度。