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公开(公告)号:CN109313556A
公开(公告)日:2019-02-05
申请号:CN201780034999.3
申请日:2017-06-06
申请人: 英特尔公司
IPC分类号: G06F9/38
CPC分类号: G06F9/3001 , G06F9/30036 , G06F9/30145 , G06F9/3861 , G06F9/3865
摘要: 一方面的处理器包括解码单元,用于对矩阵乘法指令解码。矩阵乘法指令用于指示第一源矩阵的第一存储器位置、用于指示第二源矩阵的第二存储器位置、并且用于指示将存储结果矩阵的第三存储器位置。处理器还包括执行单元,与解码单元耦合。执行单元用于响应于矩阵乘法指令进行以下操作:在中断之前将第一和第二源矩阵的部分相乘,并且响应于中断而存储完成进展指示符。完成进展指示符用于指示在中断之前将已经完成的将第一和第二源矩阵相乘以及将对应的结果数据存储到第三存储器位置中的进展的量。
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公开(公告)号:CN108475195A
公开(公告)日:2018-08-31
申请号:CN201680078199.7
申请日:2016-12-15
申请人: ARM有限公司
发明人: 奈杰尔·约翰·斯蒂芬斯
CPC分类号: G06F9/30036 , G06F9/30043 , G06F9/3861 , G06F9/3865
摘要: 处理电路(85)支持识别地址向量的向量原子存储器更新指令,用于触发对具有基于地址向量的对应有效数据元素确定的地址的存储器位置执行原子存储器更新的至少一个原子存储器更新操作。当确定了针对使用地址向量的给定错误有效数据元素确定的地址的错误状况时,抑制对于该元素及预定顺序中的任一后续元素的原子存储器更新操作。如果错误元素为顺序中的第一有效数据元素,则触发错误处理响应,否则抑制错误处理响应并存储指示哪个元素为错误元素的状态信息。
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公开(公告)号:CN102473104B
公开(公告)日:2015-05-20
申请号:CN201080036667.7
申请日:2010-07-19
申请人: 国际商业机器公司
IPC分类号: G06F9/45
CPC分类号: G06F8/451 , G06F9/30036 , G06F9/30043 , G06F9/3865 , G06F9/3887
摘要: 提供了用于插入指示指令以在向量化代码的执行中追踪和指示异常的机制。接收第一代码(620)的一部分以供编译。分析第一代码(620)这一部分以识别第一代码(620)中执行指定的非预测性操作的非预测性指令,该非预测性指令是被替换的操作-和-指示指令所替换的候选者,操作-和-指示指令执行指定的非预测性操作并进一步执行指示操作,指示操作用于指示对应于出现在到该替换的操作-和-指示指令(1020)的向量寄存器输入中的特殊异常值(840)的任何异常条件。执行此替换(1080)并且基于对该至少一个非预测性指令的替换来生成第二代码(630)。执行经编译代码(630)的数据处理系统(100)被配置为响应于预测性指令生成异常条件,在向量输出寄存器(1130)中存储特殊异常值(840)而不启动异常处理。
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公开(公告)号:CN101706713B
公开(公告)日:2013-02-20
申请号:CN200910222642.5
申请日:2009-11-23
申请人: 威盛电子股份有限公司
IPC分类号: G06F9/38
CPC分类号: G06F9/3885 , G06F9/3842 , G06F9/3855 , G06F9/3865 , G06F9/3867
摘要: 一种改善乱序超纯量执行单元的微处理器及方法,其使用一相对小的在序指令引退缓冲器并且通过选择性地提早初始指令引退来实现,微处理器包括多个执行单元与一引退单元。每一执行单元用以计算一指令的结果,指令为例外类别指令或非例外类别指令,例外类别指令可在被发送至执行单元后令微处理器取得例外状况,而非例外类别指令无法在被发送至执行单元后令微处理器取得例外状况。引退单元耦接于执行单元,用以判断指令在微处理器中是否为存放最久的指令以及指令是否已准备好利用其结果来更新微处理器的结构状态,引退单元用以在执行单元输出非例外类别指令的结果前执行判断操作,引退单元用以在执行单元输出例外类别指令的结果后执行判断操作。
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公开(公告)号:CN102473104A
公开(公告)日:2012-05-23
申请号:CN201080036667.7
申请日:2010-07-19
申请人: 国际商业机器公司
IPC分类号: G06F9/45
CPC分类号: G06F8/451 , G06F9/30036 , G06F9/30043 , G06F9/3865 , G06F9/3887
摘要: 提供了用于插入指示指令以在向量化代码的执行中追踪和指示异常的机制。接收第一代码(620)的一部分以供编译。分析第一代码(620)这一部分以识别第一代码(620)中执行指定的非预测性操作的非预测性指令,该非预测性指令是被替换的操作-和-指示指令所替换的候选者,操作-和-指示指令执行指定的非预测性操作并进一步执行指示操作,指示操作用于指示对应于出现在到该替换的操作-和-指示指令(1020)的向量寄存器输入中的特殊异常值(840)的任何异常条件。执行此替换(1080)并且基于对该至少一个非预测性指令的替换来生成第二代码(630)。执行经编译代码(630)的数据处理系统(100)被配置为响应于预测性指令生成异常条件,在向量输出寄存器(1130)中存储特殊异常值(840)而不启动异常处理。
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公开(公告)号:CN102112966A
公开(公告)日:2011-06-29
申请号:CN200980129767.1
申请日:2009-07-29
申请人: 高通股份有限公司
发明人: 达朗·尤金·施特雷特 , 布莱恩·迈克尔·斯坦普尔
CPC分类号: G06F12/0897 , G06F9/3802 , G06F9/3865 , G06F9/3867 , G06F9/4812 , G06F12/0862
摘要: 本发明描述用于中断处理的技术。在处理器中的指令管线的一个或一个以上级中检测异常条件。响应于所述检测到的异常条件且在所述处理器响应于所述检测到的异常条件而接受中断之前,检查指令高速缓冲存储器看在中断处置器的起始地址处是否存在指令。当所述指令不存在于所述指令高速缓冲存储器中时,从所述指令高速缓冲存储器以上的存储装置预取中断向量表的起始地址处的指令,以将所述指令加载到所述指令高速缓冲存储器中,借此使得到所述处理器响应于所述检测到的异常条件而接受所述中断时所述指令在所述指令高速缓冲存储器中可用。
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公开(公告)号:CN100480995C
公开(公告)日:2009-04-22
申请号:CN200380106559.2
申请日:2003-12-04
申请人: 英特尔公司
CPC分类号: G06F9/383 , G06F9/3842 , G06F9/3865 , G06F12/0862
摘要: 一种用于提高控制推测性能的机制包括执行推测装载,如果推测装载在高速缓存中命中,则向推测装载所针对的寄存器返回数据值,如果推测装载在高速缓存中未命中,将延迟令牌与推测装载相关联。如果后来确定推测装载在控制流路径上,该机制还可在高速缓存未命中时发出预取以加快恢复代码的执行。
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公开(公告)号:CN101187862A
公开(公告)日:2008-05-28
申请号:CN200710186451.9
申请日:2007-11-13
申请人: 英特尔公司
IPC分类号: G06F9/38
CPC分类号: G06F9/3865 , G06F9/3004 , G06F9/30087 , G06F9/3834 , G06F9/3842 , G06F9/528
摘要: 本文描述一种用于检测锁定指令和锁定释放指令以及预测临界区的方法和装置。采用可能驻留在解码逻辑中的检测逻辑来检测锁定指令。存储/创建与锁定指令相关联的锁定指令条目。地址位置以及待写入后续可能的锁定释放指令的那些地址位置的值与由锁定指令从其中加载的地址以及由锁定指令所加载的值进行比较。如果地址和值匹配,则确定锁定释放指令匹配锁定指令。如果确定锁定释放指令匹配锁定指令,则预测条目存储对锁定指令的引用、如最后一个指令指针(LIP)以及表示在后续检测时将被取消的锁定指令的关联值。
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公开(公告)号:CN1269029C
公开(公告)日:2006-08-09
申请号:CN01820708.1
申请日:2001-12-10
申请人: 英特尔公司 , 模拟设备股份有限公司
IPC分类号: G06F9/38
CPC分类号: G06F9/3865
摘要: 在一个实施例中,可编程处理器包括执行流水线和异常流水线。本发明提供了一种流水线处理器的异常管理方法和装置,包括:处理在可编程处理器的执行流水线中的指令;以及通过处理器的异常流水线,传播指令的异常;其中所述通过异常流水线传播异常的步骤包括基于与异常相关的优先权信息在异常流水线的中间级选择多个异常中的一个,所述多个异常包括从前一级获得的第一异常和从中间级获得的第二异常,并将所选的异常传播到异常流水线的后续级。
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公开(公告)号:CN102112966B
公开(公告)日:2015-07-01
申请号:CN200980129767.1
申请日:2009-07-29
申请人: 高通股份有限公司
发明人: 达朗·尤金·施特雷特 , 布莱恩·迈克尔·斯坦普尔
CPC分类号: G06F12/0897 , G06F9/3802 , G06F9/3865 , G06F9/3867 , G06F9/4812 , G06F12/0862
摘要: 本发明描述用于中断处理的技术。在处理器中的指令管线的一个或一个以上级中检测异常条件。响应于所述检测到的异常条件且在所述处理器响应于所述检测到的异常条件而接受中断之前,检查指令高速缓冲存储器看在中断处置器的起始地址处是否存在指令。当所述指令不存在于所述指令高速缓冲存储器中时,从所述指令高速缓冲存储器以上的存储装置预取中断向量表的起始地址处的指令,以将所述指令加载到所述指令高速缓冲存储器中,借此使得到所述处理器响应于所述检测到的异常条件而接受所述中断时所述指令在所述指令高速缓冲存储器中可用。
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