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公开(公告)号：CN106909501B
公开(公告)日：2021-02-05
申请号：CN201611183722.0
申请日：2007-08-03
申请人： 高通股份有限公司
发明人： 凯文·查尔斯·伯克 , 布莱恩·迈克尔·斯坦普尔 , 达朗·欧仁·施特雷特 , 凯文·艾伦·萨普 , 莱斯利·马克·德布鲁因 , 纳比勒·阿米尔·里兹克 , 托马斯·安德鲁·萨托里乌斯 , 罗德尼·韦恩·史密斯
IPC分类号： G06F11/36
摘要： 本发明涉及比较处理器指令集操作模式的调试电路。一种处理器操作以执行两个或两个以上指令集，每一指令集处于不同的指令集操作模式。当执行每一指令时，调试电路将当前指令集操作模式与由程序设计员发送的目标指令集操作模式进行比较，并输出其匹配的警告或指示。所述警告或指示可额外取决于遵循预定目标地址范围内的指令地址。所述警告或指示可包括暂停执行的断点信号，且/或其作为所述处理器的外部信号而输出。可额外输出所述处理器在所述指令集操作模式下检测到匹配的指令地址。另外或替代地，所述警告或指示可包括开始或停止追踪操作、引起异常，或任何其它已知调试器功能。
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公开(公告)号：CN105009074B
公开(公告)日：2018-12-07
申请号：CN201480011469.3
申请日：2014-03-10
申请人： 高通股份有限公司
发明人： 梅林达·J·布朗 , 詹姆斯·诺里斯·迪芬德尔费尔 , 迈克尔·斯科特·麦基尔文 , 布莱恩·迈克尔·斯坦普尔 , 达朗·尤金·施特雷特
IPC分类号： G06F9/30
摘要： 本文揭示的实施例包含从指令处理电路中的执行管线消除冗余同步屏障。还揭示相关的处理器系统、方法和计算机可读媒体。通过跟踪同步事件的发生，不必要的软件同步操作可以被识别并消除，从而改善中央处理单元CPU的性能。在一个实施例中，提供一种用于消除指令流中的冗余同步屏障的方法。所述方法包括确定下一个指令是否包括类型对应于第一同步事件的同步屏障。所述方法还包括响应于确定所述下一个指令包括类型对应于所述第一同步事件的同步屏障而从所述指令流中消除所述下一个指令。以此方式，可以通过避免不必要的同步操作而增加在每一CPU时钟循环期间执行的指令的平均数目。
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公开(公告)号：CN106909501A
公开(公告)日：2017-06-30
申请号：CN201611183722.0
申请日：2007-08-03
申请人： 高通股份有限公司
发明人： 凯文·查尔斯·伯克 , 布莱恩·迈克尔·斯坦普尔 , 达朗·欧仁·施特雷特 , 凯文·艾伦·萨普 , 莱斯利·马克·德布鲁因 , 纳比勒·阿米尔·里兹克 , 托马斯·安德鲁·萨托里乌斯 , 罗德尼·韦恩·史密斯
IPC分类号： G06F11/36
摘要： 本发明涉及比较处理器指令集操作模式的调试电路。一种处理器操作以执行两个或两个以上指令集，每一指令集处于不同的指令集操作模式。当执行每一指令时，调试电路将当前指令集操作模式与由程序设计员发送的目标指令集操作模式进行比较，并输出其匹配的警告或指示。所述警告或指示可额外取决于遵循预定目标地址范围内的指令地址。所述警告或指示可包括暂停执行的断点信号，且/或其作为所述处理器的外部信号而输出。可额外输出所述处理器在所述指令集操作模式下检测到匹配的指令地址。另外或替代地，所述警告或指示可包括开始或停止追踪操作、引起异常，或任何其它已知调试器功能。
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公开(公告)号：CN105190540A
公开(公告)日：2015-12-23
申请号：CN201480013934.7
申请日：2014-03-14
申请人： 高通股份有限公司
发明人： 达朗·尤金·施特雷特 , 布莱恩·迈克尔·斯坦普尔 , 托马斯·菲利普·施派尔 , 罗德尼·韦恩·史密斯 , 迈克尔·斯科特·麦克勒瓦伊内 , 肯尼思·艾伦·达克塞 , 詹姆斯·诺里斯·迪芬德尔费尔
CPC分类号： G06F9/30098 , G06F9/30189 , G06F9/3842 , G06F9/3863
摘要： 一种处理器包含用于存储在寄存器字段的当前值的上下文内处理的指令的队列，其中对于一些实施例，所述指令为未定义的或定义的，这取决于处理时的所述寄存器字段。在写入指令(写入到所述寄存器字段的指令)执行之后，搜索所述队列以查找含有取决于所述被执行的写入指令的指令的任何条目。每一此条目存储当处理所述条目中的所述指令时所述寄存器字段的值。如果在所述队列中发现此条目且其所存储的所述寄存器字段的值并不与所述写入指令写入到所述寄存器字段的值匹配，那么所述处理器清洗管线，且以一状态重新开始，以便正确地执行所述指令。
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公开(公告)号：CN104854556A
公开(公告)日：2015-08-19
申请号：CN201380061574.3
申请日：2013-11-27
申请人： 高通股份有限公司
发明人： 詹姆斯·诺里斯·迪芬德尔费尔 , 迈克尔·威廉·莫罗 , 迈克尔·斯科特·麦克勒瓦伊内 , 达朗·尤金·施特雷特 , 维马尔·K·雷迪 , 布莱恩·迈克尔·斯坦普尔
CPC分类号： G06F9/3808 , G06F9/30054
摘要： 本发明揭示建立用于子例程返回的分支目标指令高速缓冲存储器BTIC条目以减少管线泡，以及相关的系统、方法和计算机可读媒体。在一个实施例中，建立BTIC条目的方法包含检测执行管线中的子例程调用。作为响应，将按顺序在所述子例程调用之后获取的至少一个指令写入作为用于子例程返回的BTIC条目中的分支目标指令。计算下一指令获取地址，且将其写入到所述BTIC条目中的下一指令获取地址字段中。以此方式，即使首次遇到所述子例程返回或从不同调用位置调用所述子例程，所述BTIC也可提供用于所述子例程返回的正确分支目标指令和下一指令获取地址数据。
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公开(公告)号：CN104335167A
公开(公告)日：2015-02-04
申请号：CN201380028301.9
申请日：2013-06-04
申请人： 高通股份有限公司
发明人： M·J·布朗 , 詹姆斯·诺里斯·迪芬德尔费尔 , M·W·莫罗 , 布莱恩·迈克尔·斯坦普尔 , 迈克尔·斯科特·麦基尔文
IPC分类号： G06F9/38
CPC分类号： G06F9/3836 , G06F9/3826 , G06F9/3838 , G06F9/3885
摘要： 本发明揭示基于寄存器相关联偏好向执行管线发布指令及相关指令处理电路、系统、方法及计算机可读媒体。在一个实施例中，检测指令流中的指令。在确定所述指令指定至少一个源寄存器时，基于管线发布表中与所述至少一个源寄存器相关联的至少一个管线指示符确定执行管线偏好，且基于所述执行管线偏好向执行管线发布所述指令。在做出所述指令指定至少一个目标寄存器的确定时，基于所述指令被发布到的所述执行管线更新所述管线发布表中与所述至少一个目标寄存器相关联的至少一个管线指示符。以此方式，可促进指令的最优转发，从而改进处理器性能。
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公开(公告)号：CN104267927A
公开(公告)日：2015-01-07
申请号：CN201410446244.2
申请日：2008-10-31
申请人： 高通股份有限公司
发明人： 罗德尼·韦恩·史密斯 , 布莱恩·迈克尔·斯坦普尔 , 戴维·约翰·曼德扎克 , 詹姆斯·诺里斯·迪芬德尔费尔
CPC分类号： G06F9/30152 , G06F9/3816 , G06F9/382
摘要： 本发明涉及用于跨越指令高速缓冲存储器线的指令的预解码修复高速缓冲存储器。具体的，本发明描述处理器中的一种预解码修复高速缓冲存储器，其能够提取和执行可变长度指令，所述可变长度指令具有可在一程序中混合的具有至少两个长度的指令。本发明还描述用于填充所述预解码修复高速缓冲存储器和用于执行跨越两个高速缓冲存储器线的指令的方法。
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公开(公告)号：CN102112966A
公开(公告)日：2011-06-29
申请号：CN200980129767.1
申请日：2009-07-29
申请人： 高通股份有限公司
发明人： 达朗·尤金·施特雷特 , 布莱恩·迈克尔·斯坦普尔
CPC分类号： G06F12/0897 , G06F9/3802 , G06F9/3865 , G06F9/3867 , G06F9/4812 , G06F12/0862
摘要： 本发明描述用于中断处理的技术。在处理器中的指令管线的一个或一个以上级中检测异常条件。响应于所述检测到的异常条件且在所述处理器响应于所述检测到的异常条件而接受中断之前，检查指令高速缓冲存储器看在中断处置器的起始地址处是否存在指令。当所述指令不存在于所述指令高速缓冲存储器中时，从所述指令高速缓冲存储器以上的存储装置预取中断向量表的起始地址处的指令，以将所述指令加载到所述指令高速缓冲存储器中，借此使得到所述处理器响应于所述检测到的异常条件而接受所述中断时所述指令在所述指令高速缓冲存储器中可用。
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公开(公告)号：CN104335167B
公开(公告)日：2018-04-27
申请号：CN201380028301.9
申请日：2013-06-04
申请人： 高通股份有限公司
发明人： M·J·布朗 , 詹姆斯·诺里斯·迪芬德尔费尔 , M·W·莫罗 , 布莱恩·迈克尔·斯坦普尔 , 迈克尔·斯科特·麦基尔文
IPC分类号： G06F9/38
CPC分类号： G06F9/3836 , G06F9/3826 , G06F9/3838 , G06F9/3885
摘要： 本发明揭示基于寄存器相关联偏好向执行管线发布指令及相关指令处理电路、系统、方法及计算机可读媒体。在一个实施例中，检测指令流中的指令。在确定所述指令指定至少一个源寄存器时，基于管线发布表中与所述至少一个源寄存器相关联的至少一个管线指示符确定执行管线偏好，且基于所述执行管线偏好向执行管线发布所述指令。在做出所述指令指定至少一个目标寄存器的确定时，基于所述指令被发布到的所述执行管线更新所述管线发布表中与所述至少一个目标寄存器相关联的至少一个管线指示符。以此方式，可促进指令的最优转发，从而改进处理器性能。
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公开(公告)号：CN101501650B
公开(公告)日：2016-12-07
申请号：CN200780029330.1
申请日：2007-08-03
申请人： 高通股份有限公司
发明人： 凯文·查尔斯·伯克 , 布莱恩·迈克尔·斯坦普尔 , 达朗·欧仁·施特雷特 , 凯文·艾伦·萨普 , 莱斯利·马克·德布鲁因 , 纳比勒·阿米尔·里兹克 , 托马斯·安德鲁·萨托里乌斯 , 罗德尼·韦恩·史密斯
IPC分类号： G06F11/36
CPC分类号： G06F11/3648
摘要： 一种处理器操作以执行两个或两个以上指令集，每一指令集处于不同的指令集操作模式。当执行每一指令时，调试电路将当前指令集操作模式与由程序设计员发送的目标指令集操作模式进行比较，并输出其匹配的警告或指示。所述警告或指示可额外取决于遵循预定目标地址范围内的指令地址。所述警告或指示可包括暂停执行的断点信号，且/或其作为所述处理器的外部信号而输出。可额外输出所述处理器在所述指令集操作模式下检测到匹配的指令地址。另外或替代地，所述警告或指示可包括开始或停止追踪操作、引起异常，或任何其它已知调试器功能。
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