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公开(公告)号：CN101572553B
公开(公告)日：2015-05-13
申请号：CN200910137012.8
申请日：2009-04-27
申请人： LSI公司
CPC分类号： H03M13/2987 , G11B20/18 , G11B2020/185 , G11B2220/2516 , H03M13/09 , H03M13/1102 , H03M13/1111 , H03M13/15 , H03M13/1515 , H03M13/27 , H03M13/3905 , H03M13/4146 , H03M13/6331 , H03M13/6337 , H04L1/005 , H04L1/0057 , H04L1/0065
摘要： 本发明的各种实施例提供了用于数据处理的系统和方法。例如，公开了一种可变迭代数据处理系统，该系统至少包括第一检测器、第二检测器、解码器和排队缓冲器。该第一检测器可操作以第一次对输入数据组执行数据检测。该解码器接收来自该第一检测器的输出的派生且执行解码处理。当该解码处理不收敛时，该解码器输出被传递到该第二检测器以用于第二次的后续检测和解码处理。
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公开(公告)号：CN101212279B
公开(公告)日：2011-08-10
申请号：CN200710101630.8
申请日：2007-03-06
申请人： 英特尔公司
CPC分类号： H03M13/235 , H03M13/2957 , H03M13/2987 , H03M13/2993 , H03M13/6544
摘要： 本文一般描述在机构中将输入数据编码成奇偶数据的实施例。可以描述和要求其它实施例。
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公开(公告)号：CN101442321A
公开(公告)日：2009-05-27
申请号：CN200810190658.8
申请日：2008-12-26
申请人： 美商威睿电通公司
IPC分类号： H03M13/29
CPC分类号： H03M13/2987 , H03M13/2957 , H03M13/3966 , H03M13/3972
摘要： 提供一种涡轮码的并行译码数据处理方法和设备以及并行译码设备，所述方法包括：码字划分步骤，用于将整个码字划分为Q个子块以使所述Q个子块中的相邻子块形成多个边界，从而对所述Q个子块并行进行译码处理，其中所述译码处理包括P次迭代译码处理，Q是正整数，且Q＞1，P是正整数，且P＞1；以及边界移动步骤，用于在第p+n次迭代译码处理之前，以移动量Δ来移动在第p次迭代译码处理中形成的所述多个边界中的至少一个的位置，其中p是正整数，且1≤p＜P，n是正整数，且1≤n≤P－p，所述移动量Δ是固定的步长。
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公开(公告)号：CN1208906C
公开(公告)日：2005-06-29
申请号：CN02106019.3
申请日：2002-04-03
申请人： 三菱电机株式会社
CPC分类号： H03M13/2987 , H03M13/2957 , H03M13/2963 , H03M13/2972 , H03M13/2981 , H03M13/3776
摘要： 提供不必发送尾部比特的纠错编码方法、解码方法及其装置。它包括：将发送信息位序列分割成多个帧，在第一帧的特播编码之前初始化各个递归结构卷积编码器的寄存器，在第一帧的特播编码之后、第二帧以后的特播编码之前，不初始化各个递归结构卷积编码器的寄存器而连续进行特播编码的特播编码步骤(ST41～ST45)；以及只在最终帧的特播编码后算出用以初始化各个递归结构卷积编码器的寄存器的尾部比特的发送结束处理步骤(ST46→ST44～ST47)。
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公开(公告)号：CN104584441A
公开(公告)日：2015-04-29
申请号：CN201380044653.3
申请日：2013-06-27
申请人： 美国博通公司
发明人： 埃斯科·尤哈尼·涅米宁
CPC分类号： H03M13/2775 , H03M13/276 , H03M13/2764 , H03M13/2789 , H03M13/2957 , H03M13/2987 , H03M13/6561
摘要： 为开关的每个连续函数列反复地直接解决(314)蝴蝶网络的开关的控制位，从而通过蝴蝶网络根据多路访问方案将数据值并行地路由给存储空间。生成存储空间地址和引导至蝴蝶网络的附加总线指数。对于具有未解决的控制位的开关，确定线性顺序总线指数和物理地址。通过从总线指数和物理地址开始，应用解决的控制位以解决线性顺序和交错顺序的下一个函数列的控制位。线性顺序通过简化的turbo解交错器移动到交错顺序，并且交错顺序通过简化的turbo交错器移动到线性顺序，直到解决了与开始总线指数和开始物理地址相关的一系列控制位。
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公开(公告)号：CN103688502A
公开(公告)日：2014-03-26
申请号：CN201380001159.9
申请日：2013-07-01
申请人： 华为技术有限公司
CPC分类号： H03M13/1154 , H03M13/2957 , H03M13/2987 , H03M13/3746 , H03M13/3972 , H03M13/616 , H03M13/6331 , H03M13/6561 , H04B10/25073 , H04B10/2543 , H04B10/2569 , H04B10/6161 , H04B10/6162 , H04L1/0045 , H04L1/0057 , H04L25/0202 , H04L25/03057 , H04L25/03171 , H04L2025/03789
摘要： 本发明实施例涉及实现Turbo均衡补偿的方法以及均衡器和系统。其中，实现Turbo均衡补偿的方法包括：将第一数据块分成n个数据段，其中n个数据段中相邻的两个数据段重叠D个比特，对该n个数据段中的每一个数据段分别进行递归处理，合并经过递归处理后的n个数据段，以获得第二数据块；对第二数据块进行迭代译码，以输出第三数据块；其中第一数据块、第二数据块和第三数据块的数据长度均为LDPC卷积码的码长的1/T。本发明实施例应用于高速光纤传输系统的接收端。通过在OP-BCJR单元中对接收到的数据块采用分段处理和向前向后递归运算，以及在LDPC卷积码译码单元中对从OP-BCJR单元获取的数据进行Turbo迭代处理，能够有效提升系统吞吐量。
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公开(公告)号：CN100492919C
公开(公告)日：2009-05-27
申请号：CN200610098458.0
申请日：2006-07-07
申请人： 财团法人工业技术研究院
CPC分类号： H03M13/2987 , H03M13/2771 , H03M13/6561
摘要： 揭示一种高性能实时涡轮码系统。所述揭示的系统利用合作编码结构和一适当解码调度，达到在一限定的延时内的低错误率。而且还呈现利用所述合作编码的排序机制和硬件具体实施例。并且提供各种节省存储器技术，藉以减少编码器与解码器中的存储器用量。所述揭示的系统兼容于第三代移动标准，并且可以使设计所述揭示的系统所专用的新零件的成本降至最低限度。本发明可以针对无线实时通信系统提供适用于无线环境中实时应用的编码和系统容量收益。
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公开(公告)号：CN101136640A
公开(公告)日：2008-03-05
申请号：CN200710145708.6
申请日：2007-08-31
申请人： 高维度有限公司
发明人： 郑延修
CPC分类号： H03M13/27 , H03M13/2771 , H03M13/2903 , H03M13/2957 , H03M13/2987 , H03M13/6561
摘要： 本发明涉及一种序列间置换(ISP)编码器。所述ISP编码器包括：接收构件，其用以接收信息位序列输入；第一输出构件，其用于输出第一码位输出；第二输出构件，其用于输出第二码位序列输出；位添加构件，其耦合到所述接收构件，所述位添加构件在所述ISP编码器中的任何随后处理之前处理所述接收到的信息位序列输入；第一卷积码编码器，其耦合在所述位添加构件与所述第一输出构件之间；第二卷积码编码器；以及序列间置换交错器，其耦合在所述位添加构件与所述第二卷积码编码器之间。所述第二卷积码编码器耦合在所述序列间置换交错器与所述第二输出构件之间。
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公开(公告)号：CN103688502B
公开(公告)日：2016-06-08
申请号：CN201380001159.9
申请日：2013-07-01
申请人： 华为技术有限公司
CPC分类号： H03M13/1154 , H03M13/2957 , H03M13/2987 , H03M13/3746 , H03M13/3972 , H03M13/616 , H03M13/6331 , H03M13/6561 , H04B10/25073 , H04B10/2543 , H04B10/2569 , H04B10/6161 , H04B10/6162 , H04L1/0045 , H04L1/0057 , H04L25/0202 , H04L25/03057 , H04L25/03171 , H04L2025/03789
摘要： 本发明实施例涉及实现Turbo均衡补偿的方法以及均衡器和系统。其中，实现Turbo均衡补偿的方法包括：将第一数据块分成n个数据段，其中n个数据段中相邻的两个数据段重叠D个比特，对该n个数据段中的每一个数据段分别进行递归处理，合并经过递归处理后的n个数据段，以获得第二数据块；对第二数据块进行迭代译码，以输出第三数据块；其中第一数据块、第二数据块和第三数据块的数据长度均为LDPC卷积码的码长的1/T。本发明实施例应用于高速光纤传输系统的接收端。通过在OP-BCJR单元中对接收到的数据块采用分段处理和向前向后递归运算，以及在LDPC卷积码译码单元中对从OP-BCJR单元获取的数据进行Turbo迭代处理，能够有效提升系统吞吐量。
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公开(公告)号：CN104320146A
公开(公告)日：2015-01-28
申请号：CN201410505545.8
申请日：2007-08-31
申请人： 宏碁股份有限公司
发明人： 郑延修
CPC分类号： H03M13/27 , H03M13/2771 , H03M13/2903 , H03M13/2957 , H03M13/2987 , H03M13/6561
摘要： 在序列间置换涡轮码系统中利用可变长度输入。本发明涉及一种序列间置换(ISP)编码器。所述ISP编码器包括：接收构件，其用以接收信息位序列输入；第一输出构件，其用于输出第一码位输出；第二输出构件，其用于输出第二码位序列输出；位添加构件，其耦合到所述接收构件，所述位添加构件在所述ISP编码器中的任何随后处理之前处理所述接收到的信息位序列输入；第一卷积码编码器，其耦合在所述位添加构件与所述第一输出构件之间；第二卷积码编码器；以及序列间置换交错器，其耦合在所述位添加构件与所述第二卷积码编码器之间。所述第二卷积码编码器耦合在所述序列间置换交错器与所述第二输出构件之间。
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