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公开(公告)号：CN1893283A
公开(公告)日：2007-01-10
申请号：CN200610090721.1
申请日：2006-06-28
申请人： 索尼株式会社
IPC分类号： H03M13/41
CPC分类号： H03M13/4176 , H03M13/4169 , H03M13/6502
摘要： 提供一种维特比译码装置，削减跟踪时的功耗。进行卷积码的译码的维特比译码装置的路径存储部(15)，被分割为保存关于最低位比特是0的转换状态的选择路径的高位RAM、和保存关于最低位比特是1的转换状态的选择路径的低位RAM。高位RAM和低位RAM能够分别独立地由控制电路(26)进行数据读出停止控制。在跟踪时，控制电路(26)参照跟踪开始时间的转换状态的最低位比特，确定不需要读出选择路径的RAM，对确定的RAM进行读出停止的控制。
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公开(公告)号：CN1957533A
公开(公告)日：2007-05-02
申请号：CN200580016891.9
申请日：2005-02-16
申请人： 松下电器产业株式会社
IPC分类号： H03M13/41
CPC分类号： H03M13/3994 , H03M13/4176
摘要： 在维特比译码装置中抑制在终结后的代码前后的纠错特性的恶化。由终结定时检测部(103)检测维特比代码的终结定时，在回溯时，由强制值生成部(105)生成强制值，以便在该终结定时及其前后的定时通过固有路径，通过在回溯指针(106)中设定该强制值，即使在终结前的代码的译码状态恶化的情况下，也可以不受其影响地进行下一代码的译码，从而提高纠错能力。
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公开(公告)号：CN1220522A
公开(公告)日：1999-06-23
申请号：CN98125339.3
申请日：1998-12-18
申请人： 索尼株式会社
IPC分类号： H03M13/12
CPC分类号： H03M13/6583 , H03M13/4107 , H03M13/4123 , H03M13/4161 , H03M13/4176
摘要： 除了存储单元序列之外设置一个与分割长度一样长的寄存器序列,相应于每个状态排列。与状态00相应的寄存器序列中各级的选择器的输出被输入到寄存器序列中的一个寄存器1021中和选择器中。将前级寄存器的输出分别输入到那三个选择器中。在终止接收字以及其他情形下,这三个选择器根据控制电路的控制将输出切换到后级。从而,在终止接收字时,原样传送存储在寄存器序列中的信息。利用这种操作,在终止接收字时能对到达状态00的路径进行译码。
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公开(公告)号：CN1151669A
公开(公告)日：1997-06-11
申请号：CN96112517.9
申请日：1996-09-02
申请人： 冲电气工业株式会社
IPC分类号： H04Q7/20
CPC分类号： H04L1/08 , H03M13/3776 , H03M13/3955 , H03M13/4107 , H03M13/4146 , H03M13/4176 , H03M13/6337 , H03M13/6502 , H04L1/0046 , H04L1/0054 , H04L1/0059 , H04L1/0061
摘要： 不变更发送机侧的规格，有效地判决包含卷积码的多种速率的信号，得到有效的译码比特。在ACS电路中依次求接收信号量度值后相加，比较其结果的路径量度，选择最可靠的路径。进而由M舍弃电路30比较结果的路径量度，舍弃不可靠的路径。较可靠路径的路径量度存入量度存储器，再供给ACS电路实行网格跟踪。反复进行该处理，M舍弃电路30最终选择M条(M＜N)路径供给判决电路50，把幸存路径存入路径存储器。判决电路50选择值最小的量度，读出并反向跟踪该路径，从输出端70输出译码比特。
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公开(公告)号：CN103117753B
公开(公告)日：2016-05-18
申请号：CN201210102939.X
申请日：2012-03-30
申请人： 开曼晨星半导体公司 , 晨星软件研发(深圳)有限公司 , 晨星法国有限公司 , 晨星半导体股份有限公司
IPC分类号： H03M13/41
CPC分类号： H03M13/413 , H03M13/4169 , H03M13/4176 , H03M13/451
摘要： 本发明涉及去尾回旋码的解码器及解码方法，提出的技术方案利用接收器收到的数据流中，先前不曾被回旋解码器使用或取得的信息进行去尾回旋码解码。例如：循环冗余检查信息，或其他传送端和接收端都知道的信息。此外，单一平行追溯被用以降低实现此方案的复杂度。再者，在顺向处理程序中做出的最不可靠决定可被保留，以产生额外的候选编码字元。本发明提出的技术方案能减少误判率及/或检测错误率。
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公开(公告)号：CN101826879B
公开(公告)日：2013-03-27
申请号：CN201010124829.4
申请日：2010-02-26
申请人： 索尼公司
IPC分类号： H03M13/41
CPC分类号： H03M13/4176 , H03M13/4169 , H03M13/6561
摘要： 本发明涉及一种解码装置和解码方法。公开的解码装置包括：设N和x均为正整数，k为等于或大于1的整数，k级移位寄存器，配置为积累k个输入的路径选择信息，路径选择信息是关于在状态数为N的卷积码的每个瞬态中由基数-2x构成的xN位残存路径的信息；路径存储器，具有一个存储块，该存储块配置为在一个地址处存储k级移位寄存器中积累的k个输入的路径选择信息；以及回溯电路，配置为利用从路径存储器读取的路径选择信息在一个时钟中回溯m＝rkx时间的路径，其中r为2或1/t，t是kx的约数。
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公开(公告)号：CN101826879A
公开(公告)日：2010-09-08
申请号：CN201010124829.4
申请日：2010-02-26
申请人： 索尼公司
IPC分类号： H03M13/41
CPC分类号： H03M13/4176 , H03M13/4169 , H03M13/6561
摘要： 本发明涉及一种解码装置和解码方法。公开的解码装置包括：设N和x均为正整数，k为等于或大于1的正整数，k级移位寄存器，配置为积累k个输入的路径选择信息，路径选择信息是关于在状态数为N的卷积码的每个瞬态中由基数-2x构成的xN位残存路径的信息；路径存储器，具有一个存储块，该存储块配置为在一个地址处存储在移位寄存器中积累的k个输入的路径选择信息；以及回溯电路，配置为利用从路径存储器读取的路径选择信息在一个时钟中回溯m＝rkx时间的路径，其中t是kx的约数且r为2或1/t。
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公开(公告)号：CN1130028C
公开(公告)日：2003-12-03
申请号：CN98125361.X
申请日：1998-12-18
申请人： 索尼株式会社
IPC分类号： H03M13/23
CPC分类号： H03M13/4176 , H03M13/4161
摘要： 在路径存储器电路中设置三个位数为8字数为4的双端口RAM。根据控制电路的控制每个时钟将路径选择信息顺序写入三个RAM。另外，根据控制电路的控制每个时钟从RAM读出路径选择信息，并且作为所读的路径选择信息等输入到跟踪电路。跟踪电路根据所读的路径选择信息以及控制电路形成的跟踪起始状态信息执行三次跟踪操作。根据跟踪结果，获得译码数据和后续时钟的跟踪起始状态。
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公开(公告)号：CN103117753A
公开(公告)日：2013-05-22
申请号：CN201210102939.X
申请日：2012-03-30
申请人： 开曼晨星半导体公司 , 晨星软件研发(深圳)有限公司 , 晨星法国有限公司 , 晨星半导体股份有限公司
IPC分类号： H03M13/41
CPC分类号： H03M13/413 , H03M13/4169 , H03M13/4176 , H03M13/451
摘要： 本发明涉及去尾回旋码的解码器及解码方法，提出的技术方案利用接收器收到的数据流中，先前不曾被回旋解码器使用或取得的信息进行去尾回旋码解码。例如：循环冗余检查信息，或其他传送端和接收端都知道的信息。此外，单一平行追溯被用以降低实现此方案的复杂度。再者，在顺向处理程序中做出的最不可靠决定可被保留，以产生额外的候选编码字元。本发明提出的技术方案能减少误判率及/或检测错误率。
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公开(公告)号：CN100550657C
公开(公告)日：2009-10-14
申请号：CN200610090721.1
申请日：2006-06-28
申请人： 索尼株式会社
IPC分类号： H03M13/41
CPC分类号： H03M13/4176 , H03M13/4169 , H03M13/6502
摘要： 提供一种维特比译码装置，削减跟踪时的功耗。进行卷积码的译码的维特比译码装置的路径存储部(15)，被分割为保存关于最低位比特是0的转换状态的选择路径的高位RAM、和保存关于最低位比特是1的转换状态的选择路径的低位RAM。高位RAM和低位RAM能够分别独立地由控制电路(26)进行数据读出停止控制。在跟踪时，控制电路(26)参照跟踪开始时间的转换状态的最低位比特，确定不需要读出选择路径的RAM，对确定的RAM进行读出停止的控制。
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