利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

18 条记录 (耗时 0.012 秒)

    确定卷积编码通信信道的接收信号质量的方法和系统
    1.
    发明公开
    确定卷积编码通信信道的接收信号质量的方法和系统 无效

    公开(公告)号：CN1292958A

    公开(公告)日：2001-04-25

    申请号：CN99803796.6

    申请日：1999-02-09

    申请人： 艾利森公司

    发明人： F·H·塞尔韦 ,  P·M·约翰逊

    IPC分类号： H04L1/00 ,  H04L1/20

    CPC分类号： H04L1/0054 ,  H03M13/39 ,  H03M13/4161 ,  H03M13/6325 ,  H04L1/203

    摘要： 通信信道的接收信号质量(误码率)估计由一个连接到所述通信信道上的接收装置提供,这种接收装置包括一个提供发送数据帧估计和关联最终判决度量的卷积解码器。误码率估计由一个误码率估计电路产生,这个误码率估计电路包括一个存有一些用来将最终判决度量映射为相应误码率估计的值。误码率估计可以提供给一个通信信道的控制节点,它可以利用所提供的估计采取改进措施,例如根据误码率确定是否应该启动通信信道转换。通信信道可以是一个为移动终端接收装置服务的蜂窝无线电通信网的指定信道,而控制节点是这个蜂窝网的基站。卷积解码器可以是一个维特比译码器。

    维特比译码装置及维特比译码方法
    2.
    发明公开
    维特比译码装置及维特比译码方法 无效

    公开(公告)号：CN1220522A

    公开(公告)日：1999-06-23

    申请号：CN98125339.3

    申请日：1998-12-18

    申请人： 索尼株式会社

    发明人： 服部雅之 ,  宫内俊之

    IPC分类号： H03M13/12

    CPC分类号： H03M13/6583 ,  H03M13/4107 ,  H03M13/4123 ,  H03M13/4161 ,  H03M13/4176

    摘要： 除了存储单元序列之外设置一个与分割长度一样长的寄存器序列,相应于每个状态排列。与状态00相应的寄存器序列中各级的选择器的输出被输入到寄存器序列中的一个寄存器1021中和选择器中。将前级寄存器的输出分别输入到那三个选择器中。在终止接收字以及其他情形下,这三个选择器根据控制电路的控制将输出切换到后级。从而,在终止接收字时,原样传送存储在寄存器序列中的信息。利用这种操作,在终止接收字时能对到达状态00的路径进行译码。

    维特比译码装置及维特比译码方法
    4.
    发明授权
    维特比译码装置及维特比译码方法 失效

    公开(公告)号：CN1130028C

    公开(公告)日：2003-12-03

    申请号：CN98125361.X

    申请日：1998-12-18

    申请人： 索尼株式会社

    发明人： 宫内俊之 ,  服部雅之

    IPC分类号： H03M13/23

    CPC分类号： H03M13/4176 ,  H03M13/4161

    摘要： 在路径存储器电路中设置三个位数为8字数为4的双端口RAM。根据控制电路的控制每个时钟将路径选择信息顺序写入三个RAM。另外，根据控制电路的控制每个时钟从RAM读出路径选择信息，并且作为所读的路径选择信息等输入到跟踪电路。跟踪电路根据所读的路径选择信息以及控制电路形成的跟踪起始状态信息执行三次跟踪操作。根据跟踪结果，获得译码数据和后续时钟的跟踪起始状态。

    信道译码方法和咬尾卷积译码器
    5.
    发明授权
    信道译码方法和咬尾卷积译码器 失效

    公开(公告)号：CN102377438B

    公开(公告)日：2013-12-04

    申请号：CN201010251684.4

    申请日：2010-08-11

    申请人： 中兴通讯股份有限公司

    发明人： 杜凡平

    IPC分类号： H03M13/41

    CPC分类号： H04L1/0036 ,  H03M13/413 ,  H03M13/4161 ,  H03M13/6525

    摘要： 本发明公开了一种信道译码方法和咬尾卷积译码器，其中，方法包括：咬尾卷积译码器根据输入的待译码数据及其之后的N个0，对2N个状态的度量值进行加比选得到2N个状态的最终累计度量值，并保存加比选的选择结果，其中，N为咬尾卷积码的约束长度；咬尾卷积译码器在加比选结束后，根据选择结果从2N个状态中的一个状态开始进行回溯，得到中间译码结果；咬尾卷积译码器将中间译码结果中的除最后N个比特以外的其余比特作为待译码数据的译码结果输出。本发明节省了比较时间和比较资源。

    维特比译码装置及维特比译码方法
    6.
    发明公开
    维特比译码装置及维特比译码方法 失效

    公开(公告)号：CN1220523A

    公开(公告)日：1999-06-23

    申请号：CN98125361.X

    申请日：1998-12-18

    申请人： 索尼株式会社

    发明人： 宫内俊之 ,  服部雅之

    IPC分类号： H03M13/12

    CPC分类号： H03M13/4176 ,  H03M13/4161

    摘要： 在路径存储器电路中设置三个位数为8字数为4的双端口RAM。根据控制电路的控制每个时钟将路径选择信息顺序写入三个RAM。另外,根据控制电路的控制每个时钟从RAM读出路径选择信息,并且作为所读的路径选择信息等输入到跟踪电路。跟踪电路根据所读的路径选择信息以及控制电路形成的跟踪起始状态信息执行三次跟踪操作。根据跟踪结果,获得译码数据和后续时钟的跟踪起始状态。

    用于实现可重构网格类型解码的方法和装置
    7.
    发明授权
    用于实现可重构网格类型解码的方法和装置 失效

    公开(公告)号：CN101036299B

    公开(公告)日：2012-11-14

    申请号：CN200580024158.1

    申请日：2005-08-24

    申请人： 阿苏克斯有限公司

    发明人： 多龙·所罗门 ,  吉拉德·加龙

    IPC分类号： H03M13/00

    CPC分类号： H03M13/4107 ,  H03M13/41 ,  H03M13/4161 ,  H03M13/4169 ,  H03M13/6502 ,  H03M13/6513 ,  H03M13/6561

    摘要： 本发明描述了一种芯片结构核心，其用于根据在大小、约束K以及生成器多项式上可变的一个或多个递归和/或非递归系统网格码，对由核心所接收的一个或多个矢量进行解码。所述核心包括解码器，其包括(a)递归和非递归系统形式的ACS模块(114)、BMU生成器(110)以及追溯装置(116)的可重构网络，以及(b)在所述ACS模块、BMU生成器和追溯装置之间的可重构连接，从而使得精确数目的网络组件作为用于对由所述核心所接收的矢量进行编码的每个编码的大小和约束K和生成器多项式的函数，可以自适应地重新排列，并且在网络中进行互连。

    用于接收编码块信号的接收器及其方法和处理器系统
    9.
    发明授权
    用于接收编码块信号的接收器及其方法和处理器系统 失效 转让

    公开(公告)号：CN100557982C

    公开(公告)日：2009-11-04

    申请号：CN03824853.0

    申请日：2003-09-22

    申请人： NXP股份有限公司

    发明人： A·P·赫克斯特拉 ,  C·P·M·J·巴格根

    IPC分类号： H03M13/00

    CPC分类号： H03M13/4161 ,  H03M13/39 ,  H03M13/3955

    摘要： 一种接收器(1)，用于接收编码块信号并且包括处理器系统(2)，通过使用维特比算法寻找格子结构(18)中的第一候补对象/路径并且通过产生成本信号以便在所说格子结构(18)中寻找另外的候补对象来解码块信号。为了减小存储容量，要组合各个分支系列的成本信号，并且将累积的成本与阈值进行比较。在寻找所说的另外的路径时，根据累积的成本是否超过阈值来进行另外的路径的寻找。间接构成候补对象列表的认识和更直接构成所述候补对象列表的基本构思带来更多的控制。这些接收器的复杂程度较低，并且，通过引入逐渐增加的每个格子结构的阈值和连续的组合、在不同的格子结构方向产生并累积成本信号、按字典排列顺序组合、并且使用检查和来减小列表，而且通过进行误差检测，可以进一步改进这些接收器。