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公开(公告)号：CN101739230A
公开(公告)日：2010-06-16
申请号：CN200910243329.X
申请日：2009-12-21
申请人： 北京中星微电子有限公司
发明人： 万红星
IPC分类号： G06F5/12
摘要： 本发明公开了一种先入先出存储系统，包括：先入先出存储单元；写地址产生单元，用于产生先入先出存储单元的第一写控制信号和第一写地址信号，第一写控制信号用于控制将数据根据第一写地址信号写入先入先出存储单元；读地址产生单元，用于产生先入先出存储单元的读控制信号和读地址信号，读控制信号用于控制将数据读出先入先出存储单元；标志产生单元，用于产生满/空标志；第一控制单元，用于在标志产生单元产生满标志后，控制写地址产生单元产生第二写控制信号和第二写地址信号，第二写控制信号用于控制将数据根据第二写地址信号写入先入先出存储单元。本发明技术方案允许数据写满后可以继续将数据写入先入先出存储单元。
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公开(公告)号：CN101882061A
公开(公告)日：2010-11-10
申请号：CN201010167374.4
申请日：2010-04-27
申请人： 富士通株式会社
IPC分类号： G06F5/12
CPC分类号： G06F5/10 , G06F2205/106
摘要： 本发明提供了一种存储器控制方法和存储器控制装置，该方法执行对具有多个存储区的存储器的先入先出存取控制，该方法包括：当选择写入位置以向存储器写入数据时，选择具有至少一个以上存储区的存储块中的存储区地址和多个冗余块中的任一个冗余块中的存储区地址，作为写入位置，所述冗余块是针对所述存储块而冗余设置的，并且具有至少一个以上存储区；以及当选择读取位置以读取通过数据写入而写入到所述存储器的数据时，选择所述存储块的存储区地址和多个冗余块的地址中在选择所述写入位置时被选择的地址，作为读取位置。
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公开(公告)号：CN101616068B
公开(公告)日：2013-07-03
申请号：CN200810129041.5
申请日：2008-06-24
申请人： 瑞昱半导体股份有限公司
IPC分类号： G06F5/12 , G11C19/28 , H04L12/861
摘要： 一种应用于通信系统的数据存取装置，适用于自一主机下载数据并将数据递送到网络接口，包含：一写入控制器，受该主机控制且输出一写入指针；一读取控制器，受该写入控制器控制且输出一读取指针；一下载判断器，包括一指针差计算器及一比较电路，该指针差计算器用以计算该写入指针与该读取指针的间距作为一指针差，该比较电路根据该指针差和一第一保留长度来发出一下载状态指示以改变该写入指针；及一传输缓冲器，根据该写入指针来下载资料，并根据该读取指针将资料递送出去。一种数据存取方法和一种网络接口控制器的数据存取装置也被揭露。
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公开(公告)号：CN101882061B
公开(公告)日：2012-09-26
申请号：CN201010167374.4
申请日：2010-04-27
申请人： 富士通株式会社
IPC分类号： G06F5/12
CPC分类号： G06F5/10 , G06F2205/106
摘要： 本发明提供了一种存储器控制方法和存储器控制装置，该方法执行对具有多个存储区的存储器的先入先出存取控制，该方法包括：当选择写入位置以向存储器写入数据时，选择具有至少一个以上存储区的存储块中的存储区地址和多个冗余块中的由写入切换位所表示的冗余块的存储区地址作为写入位置，冗余块是针对存储块冗余设置的并具有至少一个以上存储区，写入切换位表示任一个冗余块；以及当选择读取位置以读取通过数据写入而写入到存储器的数据时，选择存储块的存储区地址和由表示通过选择写入位置而选择的冗余块的读取切换位所表示的冗余块的存储区地址作为读取位置，其中，多个冗余块具有相同数量的存储区并且被设置为冗余块中的存储区地址是连续的。
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公开(公告)号：CN105680895B
公开(公告)日：2019-12-10
申请号：CN201510881819.8
申请日：2015-12-03
申请人： 吉林克斯公司
摘要： 在一种用于缓冲的方法中，缓冲器响应于读和写时钟信号缓冲数据。来自缓冲器的旗标信号用于其填充水平。响应于在填充水平的设定点以上或以下缓冲的数据，切换旗标信号。响应于旗标信号的切换，将写时钟信号的相位调节为读时钟信号的相位。写时钟信号用于控制缓冲器的延时。写时钟信号的相位的调节包括：响应于旗标信号的切换生成覆盖信号；以及将读时钟信号和覆盖信号输入到相位调节器，以在操作期间将写时钟信号的相位控制上调节为读时钟信号的相位。
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公开(公告)号：CN104598194A
公开(公告)日：2015-05-06
申请号：CN201410752430.9
申请日：2014-12-09
申请人： 中国航空工业集团公司第六三一研究所
IPC分类号： G06F5/12
摘要： 本发明涉及一种头尾指针链表存储器的初始化方法及电路，包括空闲队列、多个缓冲队列、空闲存储单元计数器、链表初始化计数器和链表更新控制单元；其中每个缓冲队列的头、尾指针寄存器均与链表更新控制单元相连、空闲队列的头、尾指针与链表更新控制单元相连，链表更新控制单元与空闲存储单元计数器、链表存储器、链表初始化计数器输出端均相连，链表初始化计数器输出的计数结果与参数D分别连接比较器的两个输入端，比较器的输出端与链表初始化计数器的使能端相连。通过该初始化方法实现队列头尾指针存储器的初始化，减少初始化延迟，达到立即复位立即工作的要求，采用参数化设置，适用于多种不同应用环境，增加了配置的灵活性。
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公开(公告)号：CN104598194B
公开(公告)日：2017-10-24
申请号：CN201410752430.9
申请日：2014-12-09
申请人： 中国航空工业集团公司第六三一研究所
IPC分类号： G06F5/12
摘要： 本发明涉及一种头尾指针链表存储器的初始化方法及电路，包括空闲队列、多个缓冲队列、空闲存储单元计数器、链表初始化计数器和链表更新控制单元；其中每个缓冲队列的头、尾指针寄存器均与链表更新控制单元相连、空闲队列的头、尾指针与链表更新控制单元相连，链表更新控制单元与空闲存储单元计数器、链表存储器、链表初始化计数器输出端均相连，链表初始化计数器输出的计数结果与参数D分别连接比较器的两个输入端，比较器的输出端与链表初始化计数器的使能端相连。通过该初始化方法实现队列头尾指针存储器的初始化，减少初始化延迟，达到立即复位立即工作的要求，采用参数化设置，适用于多种不同应用环境，增加了配置的灵活性。
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公开(公告)号：CN101681249B
公开(公告)日：2012-12-05
申请号：CN200880016077.0
申请日：2008-05-14
申请人： NXP股份有限公司
发明人： 约翰内斯·布恩斯特拉 , 森达拉瓦拉丹·兰加拉让 , 拉金德拉·库马尔
IPC分类号： G06F5/12
CPC分类号： G06F5/12
摘要： 一种用于在具有不同时钟域的电路之间进行接口的FIFO存储器电路。该电路包括：FIFO存储器(10)；写入指针电路(16)，由第一时钟域的时钟进行时钟控制，所述写入指针电路(16)控制被写入数据的存储单元；以及读取指针电路，由第二时钟域的时钟进行时钟控制，所述读取指针电路控制从其中读取数据的存储单元。读取指针电路和写入指针电路都使用格雷编码。存储器电路还包括复制写入指针电路(30)，其写入指针地址与写入指针电路(16)同步地加1，并且其起始写入地址被选择为使得复制写入指针地址比写入指针电路地址落后对应于FIFO存储器(10)大小的多个地址存储单元。比较器(34)将读取指针电路地址与复制写入指针电路地址进行比较以确定FIFO存储器的满状态。
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公开(公告)号：CN101681249A
公开(公告)日：2010-03-24
申请号：CN200880016077.0
申请日：2008-05-14
申请人： NXP股份有限公司
发明人： 约翰内斯·布恩斯特拉 , 森达拉瓦拉丹·兰加拉让 , 拉金德拉·库马尔
IPC分类号： G06F5/12
CPC分类号： G06F5/12
摘要： 一种用于在具有不同时钟域的电路之间进行接口的FIFO存储器电路。该电路包括：FIFO存储器(10)；写入指针电路(16)，由第一时钟域的时钟进行时钟控制，所述写入指针电路(16)控制被写入数据的存储单元；以及读取指针电路，由第二时钟域的时钟进行时钟控制，所述读取指针电路控制从其中读取数据的存储单元。读取指针电路和写入指针电路都使用格雷编码。存储器电路还包括复制写入指针电路(30)，其写入指针地址与写入指针电路(16)同步地加1，并且其起始写入地址被选择为使得复制写入指针地址比写入指针电路地址落后对应于FIFO存储器(10)大小的多个地址存储单元。比较器(34)将读取指针电路地址与复制写入指针电路地址进行比较以确定FIFO存储器的满状态。
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公开(公告)号：CN101479974A
公开(公告)日：2009-07-08
申请号：CN200780024565.1
申请日：2007-06-21
申请人： NXP股份有限公司
CPC分类号： H04L49/901 , G06F5/12 , G06F2205/102 , H04L7/02 , H04L47/30 , H04L49/90
摘要： 提供了一种异步FIFO，这种FIFO在跨时钟域的数据传输过程中确定其缓存器是否填充了至少一个数据元素，以便消除导致了数据流中的数据停顿和中断的亚稳定性问题。
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