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公开(公告)号：CN118944638A
公开(公告)日：2024-11-12
申请号：CN202411420935.5
申请日：2024-10-12
申请人： 安徽矽磊电子科技有限公司
发明人： 莫少奇
摘要： 本发明提出了一种宽带低损耗射频延时器电路、射频芯片和电子设备，属于RFIC数字延时器领域。宽带低损耗射频延时器电路包括高延时部分和低延时部分，其中高延时部分包括开关电路，以及与所述开关电路连接的恒阻延时单元和参考态幅度均衡电路，低延时部分包括两个嵌入开关、两个串联电感以及一个并联电容。本发明通过开关实现射频信号在参考态电路和延时态电路之间切换，实现不同的信号延时，通过开关嵌入结构实现低延时位的小的面积和低的插入损耗。
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公开(公告)号：CN118826711A
公开(公告)日：2024-10-22
申请号：CN202410793794.5
申请日：2024-06-19
申请人： 成都芯海创芯科技有限公司
摘要： 本申请提出一种时钟产生电路、芯片及电子设备，该时钟产生电路包括：逻辑处理模块以及两条时钟产生支路；逻辑处理模块用于将原始时钟信号分成两路时钟信号分别输入到两条时钟产生支路；时钟产生支路包括非交叠处理单元、电平转换单元以及反馈单元；其中，每条时钟产生支路中非交叠处理单元连接电平转换单元，电平转换单元连接反馈单元，其中一条时钟产生支路的反馈单元的输出端连接另一条时钟产生支路的非交叠处理单元的输入端；非交叠处理单元用于接收逻辑处理模块输出的一路时钟信号和反馈单元输出的反馈信号进行逻辑处理；电平转换单元用于将非交叠处理单元的输出信号进行电平升压，输出目标时钟信号。本申请中降低电路面积和延时。
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公开(公告)号：CN118367901A
公开(公告)日：2024-07-19
申请号：CN202410588828.7
申请日：2024-05-13
申请人： 中国科学技术大学先进技术研究院
摘要： 本公开提供了一种基于门控时钟的时钟延时同步装置，可以应用于数据采集技术领域。该装置包括：逻辑控制单元、第一延时单元、第二延时单元以及采样单元，第一延时单元被配置为响应于接收到延时控制信号，对待延时时钟信号进行第一延时处理，得到第一延时时钟信号，并向第二延时单元发送第一延时时钟信号；第二延时单元被配置为利用延时链对接收到的第一延时时钟信号进行第二延时处理，得到第二延时时钟信号，并向逻辑控制单元发送第二延时时钟信号；逻辑控制单元被配置为利用逻辑电路对第二延时时钟信号和待延时时钟信号进行同步处理，得到同步时钟信号，并向采样单元发送同步时钟信号；采样单元被配置为基于同步时钟信号对数据进行同步采样。
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公开(公告)号：CN114008921B
公开(公告)日：2024-07-02
申请号：CN201980097511.0
申请日：2019-06-21
申请人： 株式会社索思未来
发明人： 冲之井理典
摘要： 一种可变延迟电路，具有：第1延迟电路，包括能够对将接收到的信号返回输入侧还是转发至输出侧进行切换的多个第1延迟元件；及第2延迟电路，包括与第1延迟元件相同的第2延迟元件和具有与第1延迟元件相同的功能且延迟时间比第1延迟元件还长的多个第3延迟元件。第1延迟电路的第一级的第1延迟元件与第2延迟电路的第一级的第2延迟元件串联连接。此外，通过使第1延迟电路和第2延迟电路中的一个所接收到的输入信号延迟预定时间而得的延迟信号从第1延迟电路和第2延迟电路中的另一个输出。由于通过第一级的第1延迟元件和第2延迟元件可设定最小延迟量，所以在能够调整大范围延迟量的可变延迟电路中可提高延迟量较小时的精度。
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公开(公告)号：CN118074678A
公开(公告)日：2024-05-24
申请号：CN202311562970.6
申请日：2023-11-22
申请人： 联发科技股份有限公司
摘要： 公开了数字控制延迟线的线性度增强。数字控制延迟器件包括串联连接在第一输入端口与第一输出端口之间的多个第一延迟级，以及串联连接在第二输入端口与第二输出端口之间的多个第二延迟级。多个第一延迟级中的每个第一延迟级包括多个第一延迟元件，并且多个第二延迟级中的每个第二延迟级包括对应的多个第二延迟元件。控制器通过基于数字控制信号控制多个第一延迟元件中的一个或多个第一延迟元件处于第一控制状态并且控制多个第二延迟元件中的对应的一个或多个第二延迟元件处于与第一控制状态相反的第二控制状态来执行互补控制。
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公开(公告)号：CN111884629B
公开(公告)日：2024-05-14
申请号：CN202010553801.6
申请日：2020-06-17
申请人： 芯创智(北京)微电子有限公司
IPC分类号： H03K5/14
摘要： 本发明公开了一种可控的高电源抑制比延迟单元，高电源抑制比延迟单元包括：偶数个级联的反相器延迟单元，每个反相器延迟单元均连接一个电流源，每个级联的反相器延迟单元的输出端均连接一个寄生电容；每个反相器延迟单元连接的电流源在对应的反相器延迟单元输入为1时开启，为0时关闭。本发明通过控制电流源的电流值实现延时控制，若电流源为恒流源，则可以实现对延迟的精确控制，同时，由于反相器延迟单元在对输出端口放电时，其放电时间只和相连的电流源的电流值有关，而与电源的抖动无关，因此对电源噪声有很好的抑制，即具备高电源抑制比。
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公开(公告)号：CN117792384A
公开(公告)日：2024-03-29
申请号：CN202311660980.3
申请日：2023-12-05
申请人： 天津大学
摘要： 本发明公开相位和占空比矫正电路结构，包括矫正模块和寄生补偿模块，矫正模块包含鉴相器PD、电荷泵CP、低通滤波器LPF和压控延迟线VCDL；鉴相器PD的两个信号输出端与电荷泵CP的两个输入端相接，电荷泵CP的输出电压VCTL、鉴相器PD的OUT1输出信号与压控延迟线VCDL输入端耦合，压控延迟线VCDL的输出端与鉴相器PD的输入端相接并通过过寄生补偿模块PC与鉴相器PD的输出端相接，压控延迟线VCDL输出信号OUT2。本发明输入信号为存在占空比和相位失真信号IN，输出信号为与IN同相位的OUT1和180°相位的OUT2。本发明避免了由于信号上升沿偏移带来的相位误差。
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公开(公告)号：CN117728805A
公开(公告)日：2024-03-19
申请号：CN202311734663.1
申请日：2023-12-15
申请人： 上海艾为电子技术股份有限公司
发明人： 胡子辉
摘要： 本申请公开一种脉宽调制电路及方法、芯片、电子设备，脉宽调制电路包括：电平控制模块用于根据系统时钟输出PWM置位信号和PWM复位信号；延时链模块用于对PWM复位信号进行多级延时处理，将延时信号分别输出至校准模块和波形控制模块；校准模块用于根据系统时钟和PWM复位信号对各级延时信号进行采样，向计算模块输出延时序列；计算模块用于根据延时序列和延时控制参数计算延时选通参数，向波形控制模块输出延时选通参数；波形控制模块用于在接收PWM置位信号时输出高电平信号，根据延时选通参数选通延时链模块的一级延时信号，以确定复位信号，根据复位信号输出低电平信号。本申请能够保证每级延时处理的一致性，提升系统反应速度。
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公开(公告)号：CN116599501B
公开(公告)日：2024-02-23
申请号：CN202310504484.2
申请日：2023-05-06
申请人： 合芯科技(苏州)有限公司
摘要： 本发明公开了一种占空比调整电路及方法。本发明采用分频器分频产生用于内插中间相位的原同周期不同相位的脉冲信号，解决了应用中面临的实际问题。结合数字逻辑电路的优化，对内插电路做了新的应用，使用两组内插电路分别对上升沿和下降沿做内插处理，避免了一组内插电路内插波形无法同时兼顾两边沿的困难，最后通过对分频及内插后的脉冲信号进行数字组合逻辑优化，产生了近乎理想的50％占空比的时钟脉冲，从而避免使用delay线等辅助调节方法，简化了内插电路调占空比的思路，降低了电路的复杂度。且本发明的技术方案在应用上不需要外围占空比检测电路，功能上具有宽广的占空比调整范围。
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公开(公告)号：CN117394826A
公开(公告)日：2024-01-12
申请号：CN202311413075.8
申请日：2023-10-26
申请人： 杭州朔天科技有限公司
摘要： 本申请提供了一种捕获电路及微处理芯片，该捕获电路1条振荡器延迟线和2条长度不同的捕获延迟线，通过振荡器延迟线为2条捕获延迟线提供时钟信号，由2条捕获延迟线共同确定待检测信号的边沿发生的位置。采用本申请实施例提供的捕获电路至少具备以下优点：1)通过振荡器延迟线提供时钟信号，不需要额外设置锁相环电路，且不依赖于系统时钟；2)由于通过2条捕获延迟线共同确定待检测信号的边沿发生的位置，因此，至少一条捕获延迟线的长度可以小于一个时钟周期；3)通过不同捕获延迟线中捕获延迟元件的数量比来设置不同捕获延迟线对应的时钟信号之间的相位差，对于时钟信号和捕获延迟元件的设计更加灵活。
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