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    Circuit générateur de signaux clair/complément
    1.
    发明公开
    Circuit générateur de signaux clair/complément 失效
    Schaltung zur Erzeugung eines Signals und dessen Komplements。

    公开(公告)号：EP0024496A1

    公开(公告)日：1981-03-11

    申请号：EP80103545.2

    申请日：1980-06-24

    申请人： International Business Machines Corporation

    发明人： Grandguillot, Michel ,  Mollier, Pierre ,  Nuez, Jean-Paul

    IPC分类号： H03K5/15

    CPC分类号： H03K5/151 ,  H03K19/01806

    摘要： Circuit générateur de signaux qui, en réponse à un signal d'entrée, délivre, sur ses sorties, des signaux clair complément en opposition de phase. Ce circuit comporte un bloc récepteur (REC10) recevant le signal d'entrée (VE) et délivrant des signaux d'attaque sur ses sorties (A) et (B), et deux blocs générateurs de signaux de commande (GSC11) et (GSC12) qui reçoivent respectivement les signaux d'attaque apparaissant en (A) et (B) et qui délivrent les signaux clair (S) et complément (S) sur leur sortie. Ce circuit peut être utilisé pour la recherche de lignes d'adresses dans les dispositifs décodeurs de mémoire.

    摘要翻译： 响应于输入信号，电路在其输出处以相位相反的方式传送未编码/补码信号。 该电路包括接收输入信号（VE）并在其输出（A）和（B）上传送驱动信号的接收器单元（REC10）和接收驱动信号出现的两个控制信号发生单元（GSC11）和（GSC12） 分别在（A）和（B），并在其输出上传送未编码（S）和补码（S）信号。 该电路可用于搜索存储器解码装置中的地址线。

    Générateur de valeur vraie/complément
    2.
    发明公开
    Générateur de valeur vraie/complément 失效
    发电机的真/补码值。

    公开(公告)号：EP0089441A1

    公开(公告)日：1983-09-28

    申请号：EP82430009.9

    申请日：1982-03-24

    申请人： International Business Machines Corporation ,  Compagnie IBM FRANCE

    发明人： Grandguillot, Michel ,  Mollier, Pierre ,  Nuez, Jean-Paul

    IPC分类号： H03K5/15 ,  G11C8/00

    CPC分类号： G11C8/06 ,  H03K5/1515

    摘要： Circuit pour engendrer la valeur vraie et le complément de poids d'adresse, permettant d'éviter la sélection de plusieurs lignes à la fois par un décodeur d'adresses. Il comprend deux circuits (1) et (2), l'un fournissant la valeur vraie (Ø), l'autre son complément (Ø). Les moyens permettant d'éviter les sélections multiples comprennent dans le premier circuit un transistor (T11-1) qui retarde l'apparition du front de montée de (Ø) tant qu'il est maintenu conducteur par le niveau fourni par les résistances R11-1 et R10-2 à partir de la sortie Ø. Le transistor T11-2 dans le second circuit empêche Ø de monter tant qu'il est maintenu conducteur par le niveau fourni par R10-1, R11-2 à partir de Ø.

    Self-referenced current switch logic circuit with a push-pull output buffer
    5.
    发明公开
    Self-referenced current switch logic circuit with a push-pull output buffer 失效
    推杆式压缩空气压缩机（Stromschaltungslogik mit Push-Pull-Ausgangspuffer）。

    公开(公告)号：EP0424589A1

    公开(公告)日：1991-05-02

    申请号：EP89480169.5

    申请日：1989-10-26

    申请人： International Business Machines Corporation

    发明人： Mollier, Pierre ,  Nuez, Jean-Paul ,  Tannhof, Pascal

    IPC分类号： H03K19/086 ,  H03K19/013

    CPC分类号： H03K19/086 ,  H03K19/013

    摘要： The base circuit (30) comprises a self-referenced preamplifier (31) of the dif­ferential type connected between first and second supply voltages (VEE1, VC) and a push-pull output buffer stage (32) connected between second and third supply voltages (VC, VEE2). The push-pull output buffer stage (32) comprises a pull-up transistor (TUP) and a pull-down transistor (TDN) connected in se­ries with the circuit output node (OUT3) coupled therebetween. These tran­sistors are driven by complementary and substantially simultaneous signals S and S supplied by said preamplifier. Both branches of the preamplifier are tied at a first output node (M). A current source (I) is connected to said first output node. The first branch comprises a logic block (LB) performing the desired logic function of the base circuit that is connected through a load resistor (R1) to said second supply voltage (VC). In this instance, logic block consists of three parallel-connected input NPN transistors (T1, T2, T3), whose emitters are coupled together at said first output node (M) for NOR operation. The second branch is comprised of a biasing/coupling block (BB) connected to said second supply voltage and coupled both to said first output node (M) and to base node (B) of said pull-down transistor. In a preferred embodiment, this block consists of a diode-connected transistor (TC) and of a resistor (RC) connected in series with the base node (B) coupled therebetween. This block ensures both the appropriate polarization of said nodes (M, B) in DC without the need of external reference voltage generators and a low impedance path for fast signal transmission of the output signal (S) from node M to node B in AC, when input transistors of the logic block (LB) are ON. Optionally, the AC transmission can be improved by mounting a capacitor (C) between said first output and base nodes. An antisaturation block (AB), consisting typically of a Schottky Barrier Diode (SBD), is useful to prevent saturation of the pull down transistor (TDN) to further speed up the circuit.

    摘要翻译： 基极电路（30）包括连接在第一和第二电源电压（VEE1，VC）之间的差分型的自参考前置放大器（31）和连接在第二和第三电源电压之间的推挽输出缓冲级（32） VC，VEE2）。 推挽输出缓冲级（32）包括与它们之间耦合的电路输出节点（OUT3）串联连接的上拉晶体管（TUP）和下拉晶体管（TDN）。 这些晶体管由所述前置放大器提供的互补且基本同时的信号S和S驱动。 前置放大器的两个分支都连接在第一个输出节点（M）上。 电流源（I）连接到所述第一输出节点。 第一分支包括执行通过负载电阻器（R1）连接到所述第二电源电压（VC）的基本电路的期望逻辑功能的逻辑块（LB）。 在这种情况下，逻辑块由三个并联的输入NPN晶体管（T1，T2，T3）组成，其发射极在所述第一输出节点（M）处耦合在一起用于NOR运算。 第二分支包括连接到所述第二电源电压并耦合到所述下拉晶体管的所述第一输出节点（M）和基极节点（B）的偏置/耦合块（BB）。 在优选实施例中，该块由二极管连接的晶体管（TC）和与其间耦合的基本节点（B）串联连接的电阻器（RC）组成。 该块确保DC中的所述节点（M，B）的适当极化，而不需要外部参考电压发生器和用于在AC中从节点M到节点B的输出信号（S）的快速信号传输的低阻抗路径， 当逻辑块（LB）的输入晶体管为ON时。 可选地，可以通过在所述第一输出和基本节点之间安装电容器（C）来改善AC传输。 典型地由肖特基势垒二极管（SBD）组成的抗饱和嵌段（AB）可用于防止下拉晶体管（TDN）的饱和以进一步加速电路。

    Improved BICMOS logic circuit with full swing operation
    6.
    发明公开
    Improved BICMOS logic circuit with full swing operation 失效
    BICMOS-Schaltung mit vollem Spannungshubfürlogische Signale。

    公开(公告)号：EP0387461A1

    公开(公告)日：1990-09-19

    申请号：EP89480044.0

    申请日：1989-03-14

    申请人： International Business Machines Corporation

    发明人： Boudon, Gérard ,  Ong, Ieng ,  Mollier, Pierre ,  Tannhof, Pascal ,  Nuez, Jean-Paul ,  Wallart, Franck

    IPC分类号： H03K19/013 ,  H03K19/094

    CPC分类号： H03K19/0136 ,  H03K5/007 ,  H03K19/09448

    摘要： According to the present invention, a CMOS interface circuit (C2) similar to a latch made by two CMOS cross coupled inverters (INV1, INV2) is placed directly on the output node (14) of conventional BICMOS logic circuit (11) operating alone in a partial swing mode. This latch is made of four FETs P5, P6, N8, N9 cross-coupled in a con­ventional way with the feedback loop connected to said output node (14) The partial voltage swing (VBE to VH-VBE) naturally given by the output bipolar transistors (T1, T2) mounted in an push pull configuration is rein­forced to full swing (GND to VH) by the latch at the end of each transition The state of the output node is forced by the latch because of the high driving capability due to the presence of said output bipolar transistors (T1, T2). As a result, the improved BICMOS logic circuit (D2) has an output signal (S) that ranges within the desired full swing voltage at the output terminal (15). It is a charac­teristic of this embodiment that the structure of CMOS interface circuit (C2) is always independent of the logic function implemented in the conventional BICMOS logic circuit (11). More generally, the CMOS interface circuit may have various physical implementations, however, it is always comprised of CMOS FETs and it becomes active at least in one of the GND to VBE or (VH - BE) to VH range.

    摘要翻译： 根据本发明，类似于由两个CMOS交叉耦合反相器（INV1，INV2）制成的锁存器的CMOS接口电路（C2）被直接放置在常规BICMOS逻辑电路（11）的输出节点（14）上，该输入节点 部分摆动模式。 该锁存器由四个以常规方式交叉耦合的FET P5，P6，N8，N9组成，反馈回路连接到所述输出节点（14）。输出双极自然给出的部分电压摆幅（VBE至VH-VBE） 安装在推挽配置中的晶体管（T1，T2）在每次转换结束时通过锁存器被加强到全摆幅（GND至VH）。由于高驱动能力，输出节点的状态被锁存器强制，因为 所述输出双极晶体管（T1，T2）的存在。 结果，改进的BICMOS逻辑电路（D2）具有在输出端子（15）处于期望的全摆幅电压范围内的输出信号（S）。 本实施例的特征在于，CMOS接口电路（C2）的结构总是与常规BICMOS逻辑电路（11）中实现的逻辑功能无关。 更通常地，CMOS接口电路可以具有各种物理实现，然而，它始终由CMOS FET组成，并且至少在GND至VBE或（VH-BE）至VH范围中的一个中起作用。

    High signal sensitivity high speed receiver in CMOS technology
    7.
    发明公开
    High signal sensitivity high speed receiver in CMOS technology 失效
    CMOS-Empfängermit hoher Signalempfindlichkeit und hoher Schaltgeschwindigkeit。

    公开(公告)号：EP0265572A1

    公开(公告)日：1988-05-04

    申请号：EP86430042.1

    申请日：1986-10-29

    申请人： International Business Machines Corporation

    发明人： Boudon, Gérard ,  Nuez, Jean-Paul ,  Mollier, Pierre Bernard ,  Yamour, Yiannis John

    IPC分类号： H03K19/094 ,  H03K5/02 ,  H03K3/356

    CPC分类号： H03K3/356156

    摘要： A high speed high sensitivity receiver comprising a latch (11) between ground and a strobe signal which provides its power supply and a controlled gating circuit (12) comprised of two transmission gates (TG1, TG2). One (TG1) is connected to the line input signal IN the other (TG2) is connected to a reference voltage REF.
    Supply of the latch and turning on/of of the gating device are activated by STOBE and signals.
    Assuming the strobe is at a low level, e.g. at the ground potential, no current is supplied to the latch composed of four transistors (T1,T2,T3,T4), but the transmission gates (TG1 and TG2) are on, connecting OUTC to REF and OUT to IN.
    A latching operation between the cross coupled transistors (T1,T2,T3,T4) is started as soon as the strobe is pulled up. The latching operation is then completed when transmission gates (TG1 and TG2) are turned off (after a transit time of the strobe through the inverter T5/T6). The final state depends on the initial condition found on OUT (node A) and OUTC (node B). T1 turns on first, if IN and OUT are lower than REF and OUTC, and vice-versa.
    The nodes A and B are pulled quickly to the levels defined by REF and IN when the strobe is switched down, since the latch supply voltage is suppressed and transmission gates (TG1 and TG2) being turned on.

    摘要翻译： 一种高速高灵敏度接收机，包括地面之间的锁存器（11）和提供其电源的选通信号和由两个传输门（TG1，TG2）组成的受控选通电路（12）。 一个（TG1）连接到线路输入信号IN，另一个（TG2）连接到参考电压REF。 门控器的锁存和接通的供电由STOBE和@@@@@信号激活。 假设频闪处于低电平，例如 在地电位下，没有电流供给由四个晶体管（T1，T2，T3，T4）组成的锁存器，但是传输门（TG1和TG2）导通，将OUTC连接到REF，将OUT连接到IN。 一旦上升了闪光灯，就开始交叉耦合晶体管（T1，T2，T3，T4）之间的锁存操作。 当传输门（TG1和TG2）关闭（通过变频器T5 / T6选通的通行时间）后，锁存操作完成。 最终状态取决于OUT（节点A）和OUTC（节点B）上发现的初始条件。 如果IN和OUT低于REF和OUTC，则T1首先导通，反之亦然。 由于锁存电源电压被抑制并且传输门（TG1和TG2）导通，节点A和B被快速拉至由选通脉冲关闭时由REF和IN限定的电平。

    Procédé de correction du coefficient en tension de résistances semi-conductrices diffusées ou implantées
    9.
    发明公开
    Procédé de correction du coefficient en tension de résistances semi-conductrices diffusées ou implantées 失效
    一种用于校正离子注入或扩散的半导体电阻器的电压系数法。

    公开(公告)号：EP0006474A1

    公开(公告)日：1980-01-09

    申请号：EP79101707.2

    申请日：1979-06-01

    申请人： International Business Machines Corporation

    发明人： Ballatore, Daniel ,  Delaporte, François ,  Lebesnerais, Gérard ,  Nuez, Jean-Paul

    IPC分类号： H01L27/08 ,  H01L29/86

    CPC分类号： H01L29/8605 ,  H01L27/0802

    摘要： Procédé de correction du coefficient en tension de résistances semi-conductrices diffusées ou implantées et résistances ainsi obtenues. Le procédé consiste à réaliser une électrode métallique (21), au-dessus d'une région résistive (14) passivée par une couche diélectrique (15) et formée dans une portion isolée électriquement de la couche épitaxiale (12). Cette électrode métallique est reliée à un potentiel approprié, pour que le coefficient de tension causé par la couche d'appauvrissement au voisinage de la jonction PN (20') en raison des potentiels V1 et V2 soit compensé par le coefficient de tension opposé causé par l'effet d'enrichissement dû à la présence de l'électrode métallique polarisée. Dans une variante, la résistance sera divisée en une pluralité de résistances élémentaires isolées les unes des autres. Application à la fabrication de résistances linéaires formées par implantation ionique pour des circuits analogiques du type de ceux utilisés dans la commutation téléphonique.