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11.发明授权
公开(公告)号：EP0021143B1
公开(公告)日：1983-05-25
申请号：EP80103080.0
申请日：1980-06-03
CPC分类号： G11C11/4026 , G11C11/4063 , G11C11/4113 , G11C11/416
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公开(公告)号：EP0028306A1
公开(公告)日：1981-05-13
申请号：EP80105501.3
申请日：1980-09-15
CPC分类号： H01L27/0772 , G11C5/063 , G11C11/4113 , H01L27/1025
摘要： Monolithisch integrierte Speicheranordnung mit in einer Matrix angeordneten, nach Art eines Flipflops jeweils aus zwei kreuzgekoppelten I 2 L-Strukturen (T1, T2 und T1' und T2') gebildeten Speicherzellen, bei denen das Lesesignal von dem in die dem jeweils leitenden invertierenden Transistor (T1 bzw. T1') zugeordneten Injektionszone (P1 bzw. P1') und damit in die daran angeschlossenen Bitleitung (BLO, BL1) rückinjizierten Ladungsträgerstrom abgeleitet wird.
Die Selektion der Speicherzellen einer Matrixzeile erfolgt über eine mit den Emittern (N1, N1') der invertierenden Transistoren (T1, T1') dieser Speicherzellen gekoppelte, gemeinsame Adreßleitung (X). Trotz Auslegung der Strukturen auf minimalen Flächenbedarf erhält man ein hohes Lesesignal dadurch, daß die Adreßleitung (X) in zwei Teilwortleitungen (X1, X2) aufgespalten wird. Die eine Teilwortleitung (X1) ist mit sämtlichen Emittern (N1) der invertierenden Transistoren (T1) der einen I 2 L-Struktur sämtlicher Speicherzellen einer Matrixzeile verbunden. Die andere Teilwortleitung (X2) ist entsprechend mit den Emittern (N1') der invertierenden Transistoren (T1') der jeweils anderen I 2 L-Strukturen der Speicherzellen der Matrix verbunden. Nach jeweils einer Gruppe von Speicherzellen ist jede der beiden Teiladreßleitungen (X1, X2) über einen Widerstand (RX) mit der gemeinsamen Adreßleitung (X) verbunden.摘要翻译： 其被布置成矩阵单片集成存储装置，形成为的方式存储单元触发器的每一个包括两个交叉耦合的I²L结构（T1，T2和T1“和T2”），其中，所述读出信号到（相应的导电反相晶体管T1或的 。T1rückinjizierten电荷载流子流被转向“）与喷射区（P1或P1”相关联），并且因此（在连接的位线BL0，BL1）。 一个矩阵行的存储单元的选择是通过一个连接到实现“反相的晶体管（T1，T1耦合，共用地址线（X），这些存储器单元的发射极（N1，N1）”）。 尽管在设计上，以获得其特征在于，在两个子字线的地址线（X）高的读取信号所需的最小面积（X1，X2）的结构是分裂。 子字线（X1）被连接到连接到矩阵行的所有存储器单元的I²L结构的反相晶体管（T1）的所有发射器（N1）。 其他子字线（X2）被连接根据与“（反相晶体管T1）的发射极（N1）”的阵列的存储器单元的各自的另一I²L结构。 据存储单元中的相应组中的每个所述两个Teiladreßleitungen的是（X1，X2）通过连接到公共地址线（X）的电阻器（RX），分别。
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13.发明公开Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers 失效方法和电路装置用于操作集成半导体存储器。
公开(公告)号：EP0013302A1
公开(公告)日：1980-07-23
申请号：EP79104234.4
申请日：1979-10-31
CPC分类号： G11C11/4026 , G11C11/4113 , G11C11/416
摘要： Um unterschiedliche Leitungskapazitäten umzuladen, ist eine für alle Speicherzellen gemeinsame Entladeschaltung (DS) vorhanden, die Steuersignale gleichzeitig mit den Schalttransistoren (BLS) bekommt, über die die Entladeströme der Leitungskapazitäten auf die Entladeschaltung abfließen. Die am Ausgang der Entladeschaltung (DS) auftretenden Ströme werden entweder auf Masse oder auf eine Wortentladeleitung (WDL) und von da aus über Wortleitungs-Schalttransistoren (WLS) auf die Wortleitungen (WL) abgeleitet.
摘要翻译： 为了加载不同的传输容量，对于所有的存储单元放电电路的公共（DS）存在时，与所述开关晶体管同时控制信号（BLS）获取，通过漏极线电容的放电电路上的放电。 在发生衍生要么到地或一个Wortentladeleitung（WDL），并从那里通过字线开关晶体管（WLS）到字线（WL）的放电电路（DS）的输出处的电流。
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14.发明授权Speicherzellennachbildung zur Referenzspannungserzeugung für Halbleiterspeicher in MTL-Technik 失效使用MTL技术的半导体存储器中参考电压产生的存储器单元模拟
公开(公告)号：EP0027883B1
公开(公告)日：1984-06-06
申请号：EP80105494.1
申请日：1980-09-15
CPC分类号： G11C11/413 , G11C11/4063 , H01L27/0233
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15.发明授权Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers 失效用于操作集成半导体存储器的过程和电路
公开(公告)号：EP0013302B1
公开(公告)日：1983-03-02
申请号：EP79104234.4
申请日：1979-10-31
CPC分类号： G11C11/4026 , G11C11/4113 , G11C11/416
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16.发明公开Speicherzellennachbildung zur Referenzspannungserzeugung für Halbleiterspeicher in MTL-Technik 失效复制存储单元用于在MTL技术半导体存储器中的参考电压发生器。
公开(公告)号：EP0027883A1
公开(公告)日：1981-05-06
申请号：EP80105494.1
申请日：1980-09-15
CPC分类号： G11C11/413 , G11C11/4063 , H01L27/0233
摘要： Die Speicherzellennachbildung erfolgt zur Referenzspannungserzeugung für Halbleiterspeicher in vorzugsweise MTL-Technik, wobei bewußt auf das Speichervermögen einer Speicherzelle verzichtet wird. Dabei sind n Gebiete (11 bis 15) von P-Diffusionen parallel zueinander innerhalb einer N-Wanne (18) angeordnet, die abwechselnd als Kollektor- oder Injektorstreifen ausgeführt sind. Ein Injektorstreifen weist auf einer oder auf zwei Längsseiten (n) zwei oder mehrere Kollektoren auf, wovon mindestens einer floatend ist und ein anderer auf festem Potential liegt.
摘要翻译： 的存储器单元，复制发生的基准电压生成用于半导体存储器优选在MTL技术被故意与存储器单元的存储容量分配。 这里，n区域P-扩散平行的布置（11〜15），以彼此的N阱（18），其交替地设计成一个收集器或Injektorstreifen内。 甲Injektorstreifen具有一个或两个纵向边（n）的两个或更多个板，其中之一是浮动的，而另一个是至少在一个固定的电势。
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公开(公告)号：EP0022930A1
公开(公告)日：1981-01-28
申请号：EP80103389.5
申请日：1980-06-18
CPC分类号： G05F3/22 , G11C11/4026 , G11C11/4113 , G11C11/414 , G11C11/416
摘要： Die Nachladeschaltung für einen Halbleiterspeicher mit Speicherzellen aus bipolaren Transistoren und pnp-Lastelementen besteht aus einem als Spannungsquelle mit sehr kleinem Innenwiderstand dienenden Impedanzwandler (2), der mit der Bitreferenzleitung BRL und der Wortreferenzleitung WRL des Halbleiterspeichers verbunden ist und dessen Ausgangsspannung VREFB von einer Gruppe vorgeschalteter Referenzspeicherzellen (1) geregelt ist. Am Eingang des Impedanzwandlers (2) liegt die Zellenreferenzspannung VREFC und an einem Steuereingang (7) ein Steuersignal DA, das den Impedanzwandler (2) während einer Chip-Selektions-Phase deaktiviert. Der Impedanzwandler (2) dient sowohl als Spannungsquelle zur Nachladung als auch zur Erzeugung der Ruhezustandsspannung für den Halbleiterspeicher.
摘要翻译： 用于具有双极晶体管和PNP负载元件的存储器单元的半导体存储器的再充电包括一个用作与它由一组连接到Bitreferenzleitung BRL和半导体存储器的字基准线WRL和其输出电压VREFB上游一个非常小的内部电阻阻抗变换器（2）的电压源的 基准存储单元（1）被限制。 在阻抗转换器（2），该细胞VREFC参考电压的输入端和一个控制输入端（7），该期间的芯片选择阶段（2）禁止阻抗变换器的控制信号DA。 阻抗转换器（2）既用作用于再充电，以及用于产生用于所述半导体存储器的空闲状态电压的电压源。
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