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公开(公告)号：EP0012762A1
公开(公告)日：1980-07-09
申请号：EP79900325
申请日：1979-10-09
申请人： BEI ELECTRONICS
摘要： Des signaux sonores d'entree sont amenes a un generateur d'ondes rectangulaires (20) pour produire des signaux de sortie d'ondes rectangulaires correspondant aux signaux sonores. Le generateur d'ondes rectangulaires (20) comprend un amplificateur de fonctionnement (22) ayant une entree de signaux sonores (24) et une entree de signaux de commande (34) pour recevoir une premiere tension de commande d'activation de l'amplificateur (22) et une seconde tension de commande de blocage de l'amplificateur (22). Les tensions de commande sont produites par des moyens generateurs de tension de commande du reglage silencieux (36) qui recoivent les signaux sonores d'entree et produisent la premiere tension de commande lorsque les signaux sonores depassent un niveau predetermine, ou produisent la seconde tension de commande lorsque les signaux sonores sont inferieurs au niveau predetermine. Les moyens generateurs de tension de commande du reglage silencieux (36) peuvent comporter des moyens de redressement (38) pour produire un signal a courant continu redresse en reponse aux signaux sonores, des moyens d'integration (40) pour produire un signal a courant continu integre en reponse au signal a courant continu redresse, et les moyens comparateurs (42) pour recevoir le signal a courant continu integre et produire la premiere tension de commande lorsque le signal a courant continu integre depasse un niveau etabli, ou la seconde tension de commande lorsque le signal a courant continu integre est inferieur au niveau etabli. Ces moyens generateurs de tension de commande du reglage silencieux (36) peuvent aussi comprendre des moyens de reglage (90) pour regler et limiter l'amplitude excessive du signal integre par rapport au niveau etabli. De tels moyens de reglage peuvent consister en une diode Schottky (90) connectee aux moyens d'integration (40).
摘要翻译： 输入音频信号被馈送到矩形波发生器（20）以产生对应于声音信号的矩形波输出信号。 矩形波发生器（20）包括具有声音信号输入端（24）和控制信号输入端（34）的运算放大器（22），用于接收第一放大器控制电压 （22）和放大器（22）的第二阻塞控制电压。 通过发电机的装置所产生的控制电压控制电压静噪（36），其接收所述音频信号，以输入和产生所述第一控制电压时的音频信号超过预定电平，或产生第二电压 当可听信号低于预定水平时发出命令。 所述生成装置的控制电压静噪（36）可以包括整流装置（38），用于用于产生信号电流产生的信号的DC拉直响应于声音信号，积分装置（40） 连续集成在响应于所述信号的DC恢复，和比较器装置（42），用于接收积分的信号DC和产生所述第一控制电压，当信号具有DC集成超出建立水平，或第二电压 当内置直流信号低于设定的电平时发出指令。 这些静音控制电压产生装置（36）还可以包括调整装置（90），用于调整和限制积分信号相对于设定电平的过度振幅。 这种调整装置可以由连接到积分装置（40）的肖特基二极管（90）组成。
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公开(公告)号：EP3170253A1
公开(公告)日：2017-05-24
申请号：EP15726143.9
申请日：2015-06-01
发明人： STÄDTLER, Jürgen , FLIESS, Mario , KARGER, Jiri
CPC分类号： H02N2/067 , F16K31/004 , H03K4/92
摘要： The invention discloses a piezoelectric control circuit (11, 51, 81) having an input (12), at which a temporally variable voltage signal (UE) is provided, and an interface (13, 53, 83) for connecting at least one voltage-controlled piezoelectric actuator (Pz). A sync monitoring circuit (SK) detects the phase angle of the voltage signal and controls a converter circuit (16, 56, 86), in particular a switching matrix which is connected between the input and the interface, on the basis of the phase angle of the voltage signal in such a manner that the interface outputs a control voltage (Us) with a predetermined time curve, in particular pulses composed of sections of an AC voltage. A method for controlling a piezoelectric actuator arrangement, a piezoelectric actuator device having the piezoelectric control circuit according to the invention and a metering valve with the latter are also described.
摘要翻译： 本发明公开了一种压电控制电路（11,51,81），其具有提供时间可变电压信号（UE）的输入端（12）和用于将至少一个电压 控制压电致动器（Pz）。 同步监视电路（SK）检测电压信号的相位角，并基于相位角控制转换器电路（16,56,86），特别是连接在输入端和接口之间的开关矩阵 以这样的方式：接口输出具有预定时间曲线的控制电压（Us），特别是由AC电压的部分组成的脉冲。 还描述了用于控制压电致动器装置的方法，具有根据本发明的压电控制电路的压电致动器装置和具有该压电致动器装置的计量阀。
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公开(公告)号：EP0493001B1
公开(公告)日：1996-09-11
申请号：EP91311830.3
申请日：1991-12-19
发明人： Tran, Thahn T. , Abdoo, David G.
CPC分类号： H03K5/15026 , G06F1/10
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公开(公告)号：EP0493001A3
公开(公告)日：1992-10-21
申请号：EP91311830.3
申请日：1991-12-19
发明人： Tran, Thahn T. , Abdoo, David G.
CPC分类号： H03K5/15026 , G06F1/10
摘要： A clock buffer circuit (10) for a computer system, and a computer system incorporating the same, are disclosed. The clock buffer circuit includes a differential input buffer (14) for receiving the input clock signal, with its output coupled to the input of a phase locked loop (PLL) (20). The switching level of the differential input buffer is adjustable (18), either by adjusting the DC bias applied to the input clock signal, or by adjusting the reference signal, which changes the point in the cycle of the input clock signal at which the differential buffer switches. The PLL synchronizes its output to an edge of the output of the differential buffer, but maintains the same duty cycle (e.g., 50%). Accordingly, the clock buffer circuit may have its delay adjusted, by modifying a voltage divider, applying a variable voltage, or programmably via a digital-to-analog converter, to match the delays of other clock buffer circuits in the computer system, reducing the clock skew in the system. A sine wave may be used as the input clock signal, so that harmonic noise is reduced in the system.
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15.发明公开A clock buffer with adjustable delay and fixed duty cycle output 失效Taktpuffer mit einstellbarerVerzögerungund festemTastverhältnis-Ausgang。
公开(公告)号：EP0493001A2
公开(公告)日：1992-07-01
申请号：EP91311830.3
申请日：1991-12-19
发明人： Tran, Thahn T. , Abdoo, David G.
CPC分类号： H03K5/15026 , G06F1/10
摘要： A clock buffer circuit (10) for a computer system, and a computer system incorporating the same, are disclosed. The clock buffer circuit includes a differential input buffer (14) for receiving the input clock signal, with its output coupled to the input of a phase locked loop (PLL) (20). The switching level of the differential input buffer is adjustable (18), either by adjusting the DC bias applied to the input clock signal, or by adjusting the reference signal, which changes the point in the cycle of the input clock signal at which the differential buffer switches. The PLL synchronizes its output to an edge of the output of the differential buffer, but maintains the same duty cycle (e.g., 50%). Accordingly, the clock buffer circuit may have its delay adjusted, by modifying a voltage divider, applying a variable voltage, or programmably via a digital-to-analog converter, to match the delays of other clock buffer circuits in the computer system, reducing the clock skew in the system. A sine wave may be used as the input clock signal, so that harmonic noise is reduced in the system.
摘要翻译： 公开了一种用于计算机系统的时钟缓冲电路（10）以及包含该计算机系统的计算机系统。 时钟缓冲电路包括用于接收输入时钟信号的差分输入缓冲器（14），其输出耦合到锁相环（PLL）（20）的输入端。 差分输入缓冲器的开关电平可调（18），通过调整施加到输入时钟信号的直流偏置，或通过调整参考信号，该参考信号改变输入时钟信号的周期中的点，其中差分 缓冲开关 PLL将其输出同步到差分缓冲器输出的边沿，但保持相同的占空比（例如，50％）。 因此，时钟缓冲器电路可以通过修改分压器，施加可变电压或经由数模转换器可编程地调整其延迟，以匹配计算机系统中的其它时钟缓冲器电路的延迟，从而减少 系统中的时钟偏移。 可以使用正弦波作为输入时钟信号，从而在系统中降低谐波噪声。
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公开(公告)号：EP0319104A3
公开(公告)日：1990-04-25
申请号：EP88202730.3
申请日：1988-11-30
发明人： Behler, Thomas
IPC分类号： H03K12/00 , H03K5/08 , G01R19/175
摘要： Die Erfindung betrifft einen Rechteckgenerator mit einem Operationsverstärker zur Erzeugung eines Rechteckpulses aus einer Wechselspannung. Der Impuls/Pausen-Verhältnis des Rechteckpulses soll einstellbar sein und auch bei unterschiedlichen Amplitudenwerten der Wechselspannung konstant bleiben. Hierzu wird vorgeschlagen, bei einer Schaltungsanordnung mit einem Rechteckgenerator mit einem Operationsverstärker (IC) am invertierenden Eingang eine durch Gleichrichtung (D₁) und Siebung (C₁, R₁, R₂) aus der Wechselspannung gewonnene Gleichspannung und am nichtinvertierenden Eingang eine aus der Wechselspannung abgeleitete weitere Spannung anzuschalten. Phasenwinkelmeßgeräte
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17.发明公开Schaltung zur Formung einer Messsignalspannung in ein Rechtecksignal 失效Schaltung zur Formung einer Messsignalspenung在ein Rechtecksignal。
公开(公告)号：EP0285047A2
公开(公告)日：1988-10-05
申请号：EP88104922.5
申请日：1988-03-26
发明人： Löwel, Helmut
摘要： Zur Erzeugung eines stabilen Rechtecksignals aus einer an einem Spannungsteiler abgegriffenen Meßsignalspannung, die einen Gleichspannungsanteil und einen Wechselspannungsanteil enthält, wird der Fußpunkt (17) des Spannungsteilers (1) über einen Arbeitswiderstand (18) nach Masse geschaltet und parallel zum Arbeitswiderstand (18) die Reihenschaltung eines Widerstandes (19) und eines nach Masse geschalteten Kondensators (22) angeschlossen. Weiterhin ist der Fußpunkt (17) über den Widerstand (19) mit dem negativen Eingang (20) eines Komparators (21) und über einen weiteren Widerstand (23) mit dem positiven Eingang (24) des Komparators (21) verbunden und der Eingang (24) ist über einen Rückkopplungswiderstand (26) mit dessen Ausgang (25) verbunden. Außerdem liegt der Fußpunkt (17) über einen zweiten Spannungsteiler (6) an der Versorgungsspannung (U V ) an, dessen erster Teilerwiderstand aus einer steuerbaren temperaturstabilisierten Zenerdiode (5) besteht, die über den zweiten Teilerwiderstand (4) an der Versorgungsspannung (U V ) liegt und an deren Steuerelektrode (8) die am Teilerpunkt (7) des ersten Spannungsteilers (1) abgegriffene Meßsignalspannung (U M ) liegt.
摘要翻译： 为了从包含直流电压分量和交流电压分量的分压器拾取的测量信号电压产生稳定的方波信号，分压器（1）的低端（17）经由 连接到地的负载电阻器（18）和连接到地的电阻器（19）和电容器（22）的串联电路与负载电阻器（18）并联连接。 此外，低端（17）经由电阻器（19）连接到比较器（21）的负输入端（20），并通过另一个电阻器（23）连接到比较器（21）的正输入端（24） 并且输入端（24）经由反馈电阻器（26）连接到其输出端（25）。 另外，低端（17）经由第二分压器（6）连接到电源电压（Uv），其第一分压电阻由可控制的温度稳定的齐纳二极管（5）组成，该稳压二极管通过 施加到第一分压器（1）的分压点（7）拾取的测量信号电压（UM）的电源电压（Uv）和控制电极（8）的第二分压电阻（4）。 ...
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