公开(公告)号：EP1752856A1

公开(公告)日：2007-02-14

申请号：EP06118766.2

申请日：2006-08-10

申请人： ST MICROELECTRONICS S.A.

发明人： Cauchy, Xavier

IPC分类号： G06F1/02 ,  H03K4/02

CPC分类号： H03K4/026 ,  G06F1/02

摘要： L'invention concerne un générateur (10) d'un signal (out) comprenant une mémoire (12) dans laquelle sont stockées des instructions, chaque instruction comprenant une portion de code (op_code) et une portion d'argument (arg) ; un moyen (20) de lecture successive d'instructions stockées dans la mémoire ; un moyen (14) de décodage adapté à recevoir, pour chaque instruction lue, la portion de code de l'instruction et à fournir un signal d'activation (set_val) qui dépend de la portion de code ; et un moyen (18) de fourniture dudit signal adapté à recevoir, pour chaque instruction lue, la portion d'argument de l'instruction et adapté, en fonction du signal d'activation, à mémoriser la portion d'argument et à fournir ledit signal égal à la portion d'argument ou à fournir ledit signal égal à la portion d'argument précédemment mémorisée.

摘要翻译： 本发明涉及包括存储指令的存储器（12）的信号（out）的发生器（10），每个指令包括代码（op_code）和自变量部分（arg）的一部分; 用于顺序读取存储在存储器中的指令的装置（20） 解码装置（14），适用于接收每条指令读取的指令的代码部分并提供取决于代码部分的激活信号（set_val）; 和用于提供所述信号的装置（18），所述信号适合于为每个读取指令接收所述指令的变元部分，并且根据所述激活信号来修改以存储所述变元部分并且提供所述 信号等于变元部分或提供等于先前存储的变元部分的所述信号。

公开(公告)号：EP1746730A1

公开(公告)日：2007-01-24

申请号：EP06117559.2

申请日：2006-07-20

申请人： M/A-COM, INC.

发明人： Ahmed, Walid Khairy Mohamed ,  Dennis, Anthony

IPC分类号： H03M1/66 ,  G06F1/02

CPC分类号： H03M1/662 ,  G06F1/022 ,  H03F2200/504

摘要： A system, apparatus, method and article to emulate a filter are described. The apparatus may include a digital-to-analog converter (504-1,...504-n) having an impulse response emulator(504-1,...504-n), the impulse response emulator (504-1,...504-n) to receive multiple digital signals each having a predetermined waveform, and convert a sequence of bits from each digital signal to a predetermined analog waveform corresponding to the sequence of bits. The impulse response emulator (510, 710) can include a bit path for each digital signal, with each bit path to include a control logic (504-1,...504-n) and a multiplexer (506-1,...506-n), said multiplexer (506-1,...506-n)to output said predetermined analog waveform using control information from said control logic (504-1,... 504-n).

摘要翻译： 描述了用于模拟过滤器的系统，装置，方法和物品。 该装置可以包括具有脉冲响应仿真器（504-1，... 504-n）的数模转换器（504-1，... 504-n），脉冲响应仿真器（504-1，... 504-n） ... 504-n）以接收每个具有预定波形的多个数字信号，并且将来自每个数字信号的比特序列转换成与比特序列相对应的预定模拟波形。 脉冲响应仿真器（510,710）可以包括用于每个数字信号的位路径，每个位路径包括控制逻辑（504-1，... 504-n）和多路复用器（506-1，...） 所述多路复用器（506-1，... 506-n）使用来自所述控制逻辑（504-1，... 504-n）的控制信息输出所述预定的模拟波形。

公开(公告)号：EP1618460A2

公开(公告)日：2006-01-25

申请号：EP04750537.5

申请日：2004-04-20

申请人： SKYSQUARED LIMITED

发明人： MANBER, Jeffrey

IPC分类号： G06F1/02

CPC分类号： H04L9/0872 ,  G06F7/588 ,  G07C15/006

摘要： The invention discloses systems and methods for generating pure random numbers from astronomical events, such as cosmic radiation or solar events. The invention includes a detector (110), a logic circuit (120), memory (125), power supply (140) and a communication device (130). The detector may be, for example, a solar wind particle detector, an alpha ray detector, a gamma ray detector, or the like. The memory stores data from the detector. The communication device transmits the data. In addition, the logic circuit applies predetermined mathematical rules to the collected data to generate pure random numbers suitable for use in games of chance, horoscopes, astrology, sound or light displays, or other activities. In addition, the logic circuit may encrypt these random numbers before the numbers are transmitted to a receiving device.

公开(公告)号：EP1367721A4

公开(公告)日：2005-11-02

申请号：EP02702727

申请日：2002-03-04

申请人： NEURO SOLUTION CORP

发明人： KOYANAGI YUKIO

IPC分类号： H03M1/66 ,  G06F1/02 ,  H03H17/00 ,  H03H17/06 ,  H03M1/00 ,  H03M3/04 ,  H03M3/02

CPC分类号： H03H17/0657 ,  G06F1/02 ,  H03M3/508

摘要： While a digital input is oversampled up to eight times to process and the oversample data into a specified digital fundamental waveform with multipliers/adders (4-10) to carry out only folding operation with delay circuits 11-1-11-4 and the multipliers/adders (12-15) to allow the determination of a continuous interpolating value. Thus, it is sufficient to provide no low-pass filter which causes a deterioration in phase characteristics. A limited number of determined interpolating functions are determined to prevent a truncation error in interpolation. An AND gate (2) is used to determine a part of the oversample data as the input data, so that processing and folding operation of digital fundamental waveform is carried out in a very simple processing.

公开(公告)号：EP1525525A2

公开(公告)日：2005-04-27

申请号：EP03771028.2

申请日：2003-07-28

申请人： ENQ Semiconductor Inc.

发明人： DEVRIES, Christopher, Andrew ,  MASON, Ralph, Dickson

IPC分类号： G06F1/02

CPC分类号： G06F1/3246 ,  G06F1/14 ,  G06F1/3228

摘要： A power down system and method for an integrated circuit that enables a power down mode to be maintained for a predetermined time is described herein. The power down system comprises an oscillator, a low power oscillator and an oscillator control circuit controlling both the oscillator and the low power oscillator. The oscillator control circuit including at least one real time counter. The oscillator control circuit being so configured that the oscillator is energized when said oscillator control circuit is in a normal mode and that, when a power down signal is received: a) the oscillator control circuit measures an oscillation frequency of the low power oscillator, b) the oscillator control circuit uses the measured oscillation frequency of the low power oscillator to set the real time counter so as to maintain the power down mode for the predetermined time, c) the oscillator control circuit turns off the oscillator and uses the low power oscillator for the duration of the power down.

公开(公告)号：EP1474734A2

公开(公告)日：2004-11-10

申请号：EP03709935.5

申请日：2003-02-14

申请人： RADIODETECTION LIMITED

发明人： Royle, John Mark

IPC分类号： G06F1/02

CPC分类号： G06F1/022 ,  G06F2101/04

摘要： A digital phase-quadrature oscillator generates a series of sine values representative of a sine wave, and a series of cosine values representative of a cosine wave. In each iteration of the oscillator, a sum of the squares of past sine and cosine values is used as a negative feedback term in synthesizing next sine and cosine values, in order to stabilize the amplitudes of the sine and cosine values.

摘要翻译： 数字相位正交振荡器产生表示正弦波的一系列正弦值和表示余弦波的一系列余弦值。 在振荡器的每次迭代中，为了稳定正弦值和余弦值的幅度，将过去的正弦值和余弦值的平方和用作合成下一个正弦值和余弦值的负反馈项。

公开(公告)号：EP0912921B1

公开(公告)日：2003-05-07

申请号：EP97947748.6

申请日：1997-12-17

申请人： Nokia Corporation

发明人： PIIRAINEN, Olli

IPC分类号： G06F1/02 ,  G06G7/26

CPC分类号： G06F1/0356

公开(公告)号：EP1215557A1

公开(公告)日：2002-06-19

申请号：EP00204544.1

申请日：2000-12-15

申请人： ASULAB S.A.

发明人： Farine, Pierre-André ,  Etienne, Jean-Daniel ,  Riem-Vis, Ruud ,  Firouzi, Elham

IPC分类号： G06F1/02

CPC分类号： G06F1/022

摘要： L'oscillateur à commande numérique multiphase (8) est monté notamment dans un récepteur de signaux radiofréquences qui comprend en outre des moyens de réception et de mise en forme (3) des signaux radiofréquences, un étage de corrélation (4) et un générateur de signaux d'horloge. L'oscillateur reçoit à l'entrée un signal d'horloge à une première fréquence (CLK) qui cadence les opérations de l'oscillateur, ainsi qu'un mot binaire à plusieurs bits (Nb) pour fournir au moins un signal de sortie (Mb) à fréquence déterminée sur la base dudit mot binaire et du signal d'horloge. L'oscillateur comprend un premier étage d'accumulation (12) pour un premier nombre de bits de poids fort (Ob) du mot binaire et un second étage d'accumulation (11) pour un second nombre de bits de poids faible (Pb) dudit mot binaire. Le premier étage d'accumulation est cadencé à la première fréquence d'horloge (CLK) pour fournir le signal de sortie (Mb) à fréquence déterminée, tandis que le second étage est cadencé à une seconde fréquence d'horloge (CLK/N) N fois inférieure à la première fréquence d'horloge. Des bits ou signaux binaires de sortie du second étage sont multipliés par N pour être introduits à l'entrée du premier étage tous les N cycles du signal d'horloge à la première fréquence (CLK).

摘要翻译： 在被引入到第一级（12）的输入之前，第二级累加器（11）的输出位数（Qb）在乘法器或多路复用器（13）中乘以N.数字控制振荡器（8）用于 射频接收机。 振荡器在其输入处接收控制振荡器的操作速率的第一频率（CLK）的时钟信号，以及设置的几位二进制字（Nb），其以基于 二进制字和时钟信号。 振荡器电路包括用于第二数量的高权重位（Ob）的第一累积级（12）和用于二进制字的第二数量的低权重位（Pb）的第二累积级（11）。 第一个累加阶段的额定值为第一个频率（CLK），而第二个累加阶段的额定值为第二个时钟频率（CLK / N），比第一个时钟频率小一倍，一定数量的位（Cb）或输出二进制 来自第二级的信号在第一频率的每个N个周期的时钟信号的第一级的输入处引入。 包括独立权利要求 - 电路的进一步细节。

公开(公告)号：EP1212671A1

公开(公告)日：2002-06-12

申请号：EP00950388.9

申请日：2000-07-14

申请人： Advanced Testing Technologies, Inc.

发明人： BUCKLEY, Robert, Matthew

IPC分类号： G06F1/02

CPC分类号： G06F1/0321

摘要： A device for generating a spectrally pure waveform of a desired frequency including an oven controlled crystal oscillator (122) for generating a reference frequency signal, a waveform memory (116) containing data on the waveform, a segment determination circuit (120) coupled to the waveform memory (116) for creating segments of the waveform in the waveform memory (116) based on the reference frequency signal and the desired frequency, a programmable memory (124) coupled to the segment determination circuit (120) for receiving and storing the segments of the waveform in dedicated address memories, a digital-to-analog converter (126) coupled to the programmable memory (124) for downloading the address memories of the programmable memory (124) and forming analog signals, and a filtering component (128) for filtering the analog signals to obtain the waveform of the desired frequency.

公开(公告)号：EP1066556B1

公开(公告)日：2002-06-12

申请号：EP99909102.8

申请日：1999-03-16

申请人： Ford Motor Company ,  FORD MOTOR COMPANY LIMITED

发明人： WHIKEHART, J., William ,  ALTMAYER, Terry, Robert

IPC分类号： G06F1/02 ,  H03M1/06 ,  H04B1/10

CPC分类号： H03M1/0641 ,  G06F1/02 ,  G06F2101/14 ,  H04B1/10 ,  H04B1/26

摘要： A dither signal source generates a dither signal which is spectrally shaped in a desired manner. One or more notches are located at desired frequencies while minimising the hardware required in a digital signal processor for generating the digital random noise for the dither signal source. The notched dither signal can be added to an analogue signal prior to digitisation to reduce quantisation distortion without adding noise to the frequency range of interest.