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    Schaltung und Verfahren zum Bestimmen eines Wertes, insbesondere einer Dauer eines Messsignals
    83.
    发明公开
    Schaltung und Verfahren zum Bestimmen eines Wertes, insbesondere einer Dauer eines Messsignals 审中-公开
    电路和方法，用于确定一个值，尤其是测量信号的持续时间

    公开(公告)号：EP2330478A1

    公开(公告)日：2011-06-08

    申请号：EP09014867.7

    申请日：2009-12-01

    申请人： VEGA Grieshaber KG

    发明人： Mellert, Martin

    IPC分类号： G06F1/04 ,  G11C7/22

    CPC分类号： G06F1/04 ,  H04B14/026

    摘要： Die Erfindung bezieht sich auf ein Verfahren und eine Schaltung zum Bestimmen eines Wertes (x), insbesondere einer Dauer, eines Messsignals (ms), wobei
    - ein Zeitgeber (T) ausgestaltet ist bei einem ersten Zähltakt-Zustandswechsel eines Zähltakts (clk) ein Steuersignal (s0) an zumindest ein erstes von zumindest zwei Verzögerungsgliedern (G1, G2, G3, G4) anzulegen,
    - die Verzögerungsglieder (G1, G2, G3, G4) ausgestaltet sind zeitlich zueinander unterschiedlich verzögerte Vergleichssignale (s1, s2, s3, s4) zu erzeugen und
    - eine Komparatoranordnung mit zumindest einem Komparator (K1, K2, K3, K4) mit Komparatoreingängen zum Anlegen der unterschiedlich verzögerten Vergleichssignale (s1; s2; s3; s4) und des momentanen Messsignals (ms) ausgelegt ist aus dem jeweils anliegenden Vergleichssignal (s1; s2; s3; s4) und dem Messsignal (ms) jeweils ein Vergleichsergebnis (v1, v2, v3, v4) zu bestimmen, wobei die Abfolge der Vergleichsergebnisse (v1, v2, v3, v4) einen Differenzwert (x1) des Messsignals (ms) bildet.

    摘要翻译： 该电路具有延迟元件（G1-G4），以该控制信号（S1）被施加到产生时间延迟的比较信号（S2-S4），并且比较器（K1-K4），以哪个不同延迟比较信号和测试信号，是 应用。 该比较器被设计或通过比较信号和测试信号确定性矿比较结果（V1-V4）来控制。 用于测试信号的差分值由结果的序列比较而形成。 一个独立的claimsoft包括用于测试信号的确定性采矿持续时间的方法。

    Procédé d'dentification d'une donnée codée par modulation PPM, récepteur pour ce procédé
    86.
    发明公开
    Procédé d'dentification d'une donnée codée par modulation PPM, récepteur pour ce procédé 有权
    蛋白质的鉴定过程PPM调制数据和接收器，用于该方法的编码

    公开(公告)号：EP2106031A1

    公开(公告)日：2009-09-30

    申请号：EP08102940.7

    申请日：2008-03-26

    申请人： Université de Neuchâtel

    发明人： Botteron, Cyril ,  Merz, Roman ,  Farine, Pierre-André

    IPC分类号： H04B1/69

    CPC分类号： H04L25/4902 ,  H04B1/71637 ,  H04B14/026

    摘要： Ce procédé d'identification d'une donnée Sk comprend :
    a) la construction (84) d'une suite chronologique {T1 ; ... ; Ti ; ...; TN} d'instants d'arrivée Ti d'impulsions ou de bloc d'impulsions successifs,
    b) le calcul (96) d'une valeur de ressemblance entre cette suite {T1 ; ... ; Ti ; ... ; TN} et une séquence chronologique prédéterminée {TREFk1 ; ... ; TREFkj ; ... ; TREFkM} d'instants d'arrivée codant la donnée Sk pour plusieurs décalages temporels Ol entre la suite {T1 ; ... ; Ti ; ... ; TN} et la séquence {TREFk1 ; ... ; TREFkj ; ... ; TREFkM},
    c) l'identification de la donnée Sk dans la suite {T1 ; ... ; Ti ; ... ; TN} si la valeur de ressemblance calculée pour l'un des décalages temporels Ol franchit un seuil prédéterminé

    摘要翻译： 该方法包括构建按时间系列的impulsions的到达时间或包含在接收信号连续impulsions的块。 相似值的系列和到达时间编码系列和序列之间临时滞后数据预定的时间顺序之间计算，其中该系列和对于给定的暂时捻的序列之间的值darstellt相关性。 该数据被识别在该系列中，如果对于外行的一个的值超过预定阈值。 因此独立claimsoft包括用于接收由脉冲位置调制编码的信号的接收器。

    FRAME FORMAT DECODER AND TRAINING SEQUENCE GENERATOR FOR WIRELESS LAN NETWORKS
    87.
    发明授权
    FRAME FORMAT DECODER AND TRAINING SEQUENCE GENERATOR FOR WIRELESS LAN NETWORKS 有权
    解码器为无线局域网帧格式和训练序列生成

    公开(公告)号：EP1642416B1

    公开(公告)日：2008-10-29

    申请号：EP04737098.6

    申请日：2004-06-21

    申请人： NXP B.V.

    发明人： KOPPELAAR, Arie, G., C.

    IPC分类号： H04L12/28 ,  H04L12/56 ,  H04L7/04

    CPC分类号： H04B7/2656 ,  H04B1/69 ,  H04B14/026 ,  H04J13/10 ,  H04W24/00 ,  H04W84/12

    摘要： A frame format decoder (22) and training sequence generator (24) for determining the frame format of received data which is compliant with the IEEE 802.1 lb standard for wireless local area networks, and for providing a training sequence for an adaptive equalizer (16). The received signal is first despreaded, demodulated and descrambled, so that the SYNC field is reconstructed, and then a counter 32 counts the number of consecutive bits having the same polarity or logic value until N such bits are counted (where N is an integer greater than 1). The polarity or logic value of the N counted bits enables the decoder (22) to determine whether the frame format is long or short. A training sequence, being a copy of the transmitted SYNC field eventually followed by an SFD field, is also generated for use by an adaptive equalizer (16).