公开(公告)号：EP0435130B1

公开(公告)日：1995-04-05

申请号：EP90124539.9

申请日：1990-12-18

Applicant: ALCATEL CIT

Inventor： Regent, Philippe

IPC: H04J3/07 ,  H04J3/12

CPC classification number: H04J3/12 ,  H04J3/076

公开(公告)号：EP0500243A3

公开(公告)日：1995-03-08

申请号：EP92301038.3

申请日：1992-02-07

Applicant: NEC CORPORATION

Inventor： Yoshida, Norio

IPC: H04L7/04 ,  H04L7/02 ,  H04J3/07 ,  H04J3/16

CPC classification number: H04J3/076

Abstract: In a byte destuffing circuit, a received data signal in a byte interleaved multiple frame structure is stored into a buffer memory, and a clock sequence is recovered. The recovered line clock is applied to a write address generator for storing the data on a per byte basis into a buffer memory. In response to a destuffing control signal, the write address generator suspends the generation of a write address if positive byte stuffing is effected at the transmit end, and destuffing is effected on the recovered clock sequence on a bit-by-bit basis during successive eight frames. The destuffed clock sequence is applied to a phase comparator for comparison with a local clock sequence generated by a VCO which is controlled by the phase comparator in a phase-locked loop. The local clock sequence is used to drive a read address generator for reading data from the buffer memory on a per byte basis.

公开(公告)号：EP0548649A3

公开(公告)日：1995-02-15

申请号：EP92120813.8

申请日：1992-12-05

Applicant: ALCATEL N.V.

Inventor： Stephenson, William Hermas, Jr.

IPC: H04L7/04 ,  H04L12/66 ,  H03M7/00 ,  H04J3/22

CPC classification number: H04J3/14 ,  H04J3/076 ,  H04J2203/0071 ,  H04J2203/0089

Abstract: Apparatus is provided for converting a DS3 digital signal in a DS3 frame format to a STS-1 digital signal in an STS-1 frame format as a function of a STS-1 local clock. DS3 AIS/Idle code generation means generates DS3 AIS/Idle code bytes in response to the local STS-1 clock signal. DS3 byte counter counts the DS3 AIS/Idle code bytes and generating an AIS/Idle bytecount enable control signal if the number of DS3 AIS/Idle code bytes is less than a predetermined number of DS3 bytes to be mapped in a given row of the STS-1 frame. STS-1 row counting means counts pulses of the STS-1 local clock signal and generates a gapped STS-1 enable control signal, which is combined with the AIS/Idle bytecount enable control signal fed back to enable and disable the DS3 AIS/Idle code generation means for mapping DS3 AIS/Idle code bytes in the given row of the STS-1 frame.

公开(公告)号：EP0615359A2

公开(公告)日：1994-09-14

申请号：EP94301651.9

申请日：1994-03-09

Applicant: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD.

Inventor： Kimura, Hiromasa ,  Ohsaki, Yoshiharu ,  Unosawa, Susumu ,  Kitaji, Seiho

IPC: H04J3/07 ,  H04N7/00 ,  H04J3/16

CPC classification number: H04N7/56 ,  H04J3/076 ,  H04J3/1605 ,  H04J2203/005

Abstract: In a transmitting apparatus (32), information signal frame position information is supplied from a transmission line frame control unit in a frame const- ructing unit (4) to an information signal frame control unit provided within a frame constructing unit (3). In a reception apparatus (33), information signal frame position information is supplied from transmission line frame control unit provided within a frame analyzing unit (6) to an information signal frame synchronization detection protecting unit provided within a frame analyzing unit (7). n information signal frames having a length which results from dividing the data area of the transmission line frame by n are located at an arbitrary position within the data area of the transmission line frame and a staff control is effected on every information signal frame. Also, a value of n which yields a staff ratio in which a residual jitter can be prevented from being increased is selected by transmitting a single information signal by using n information signal frames.

Abstract translation: 在发送装置（32）的信息信号帧位置信息从传输线帧控制单元提供在一个框架构成部（4）以在帧构成部内提供的信息信号帧控制单元（3）。 在接收装置（33）的信息信号的帧位置信息是从帧分析单元（6）内，以在信息信号帧同步检测保护帧分析单元内提供单元的传输线帧控制单元提供（7）。 n个信息信号帧具有长度从除以n中的传输线帧的数据区域位于在传输线帧的数据区和一个工作人员控制内的任意位置进行每信息信号帧上产生的。 所以，这就产生了工作人员比例而残留抖动可以被增加来防止n的值由发送婷通过使用n个信息信号的帧中选择的单个信息的信号。

公开(公告)号：EP0559649A4

公开(公告)日：1994-07-27

申请号：EP91915029

申请日：1991-07-26

Applicant: TRANSWITCH CORP

Inventor： PARRUCK BIDYUT ,  UPP DANIEL C

IPC: G06F5/10 ,  G06F5/12 ,  H04J3/06 ,  H04J3/07 ,  H04J3/16 ,  H04L25/05 ,  H04J14/08

CPC classification number: G06F5/12 ,  G06F2205/123 ,  H04J3/0623 ,  H04J3/076 ,  H04J3/1611 ,  H04L25/05 ,  Y10S370/907

Abstract: An apparatus and method for transferring a data payload (SPE) from a first substantially SONET signal into a second substantially SONET signal of different frequency. A circuit (43a) for extracting the SPE bytes from the first SONET signal and sending the bytes, according to a first clock, to a FIFO (60) for storage; a circuit (47a) for obtaining the SPE bytes from the FIFO according to a second clock, for building the SPE into the second substantially SONET signal; and a circuit (70) for comparing the relative byte phases of the first and second clocks. To avoid read/write conflicts in the FIFO, the comparison circuit generates and sends a signal to the extracting circuit (34a) which causes the extracting circuit (34a) to change the byte phase at which bytes are sent to the FIFO. To adjust the SPE for frequency differences between the first and second substantially SONET signals, the comparison circuit (70) sends a signal to the circuit which builds the second SONET signal when the two SONET signals have slipped a byte relative to each other.

公开(公告)号：EP0485022A3

公开(公告)日：1993-02-24

申请号：EP91202824.8

申请日：1991-10-31

Applicant: Philips Patentverwaltung GmbH ,  Philips Electronics N.V.

Inventor： Niegel, Michael, Dipl.-Ing. ,  Urbansky, Ralph, Dr. ,  Robledo, Miguel, Dr.-Ing.

IPC: H04J3/07

CPC classification number: H04J3/076

Abstract: Die beschriebene Schaltungsanordnung zum Entfernen von Stopfbits in einem nach Rahmen strukturierten Signal, das zu jeweils n parallelen Bits vorliegt, enthält eine Speicherschaltung (2), der die parallelen Bits (1b) zugeführt werden. Der Speicherschaltung (2) nachgeschaltet ist eine steuerbare Auswahlschaltung (3) mit n Ausgängen (3a). Eine Steuerschaltung (9) erzeugt Steuersignale (9a, 9b, 9c), mit denen festgelegt wird, welche in der Speicherschaltung gespeicherten Bits an die n Ausgänge (3a) der Auswahlschaltung (3) geleitet werden. Die Speicherschaltung (2) ist aus nur n Verzögerungsgliedern aufgebaut, mit denen jedes der n parallelen Bits (1b) um die Dauer eines Bits verzögert wird. Damit man mit n Verzögerungsgliedern auskommt, muß die Steuerschaltung (9) ein oder mehrere Verzögerungsglieder zu vorbestimmten Zeiten an der Übernahme neue Bits hindern.

公开(公告)号：EP0515376A1

公开(公告)日：1992-12-02

申请号：EP91900788.0

申请日：1990-12-04

Applicant: SIEMENS AKTIENGESELLSCHAFT

Inventor： VOLEJNIK, Wilhelm

IPC: H04J ,  H03L7 ,  H04J3 ,  H04L7

CPC classification number: H04J3/076 ,  H03L7/093

Abstract: Le remplissage avec des octets de signaux synchrones d'une hiérarchie de multiplexage numérique synchrone entraîne une instabilité avec des sauts de phase de 8 UI (unités d'intervalle), ce qui rend difficile de récupérer le rythme. Par conséquent, on essaie de transformer l'instabilité en une progression. A cet effet, on utilise une boucle à verrouillage de phase (PLL), dans laquelle un compensateur (7) des sauts de phase est intercalé entre la sortie (4) d'un discriminateur (3) de phase et l'entrée (5) de l'oscillateur (6). Le compensateur (7) transforme une valeur d'entrée de correction (Ke) en une valeur de sortie de correction (Ka). En l'absence de remplissage, la valeur d'entrée de correction (Ke) sort inchangée (a1, b1) du compensateur (7) de sauts de phase. En cas de remplissage positif (+St), les impulsions allongées de la valeur d'entrée de correction (Ke) sont premièrement raccourcies jusqu'à la durée normale (x1), puis graduellement allongées (c1, d1) jusqu'à atteindre la durée originelle. Lors d'un remplissage négatif (-St), par contre, les impulsions raccourcies de la valeur d'entrée de correction (Ke) sont premièrement allongées jusqu'à la durée normale (x1), puis graduellement raccourcies (e1, f1) à nouveau.

公开(公告)号：EP0507385A2

公开(公告)日：1992-10-07

申请号：EP92200861.0

申请日：1992-03-26

Applicant: Philips Patentverwaltung GmbH ,  Philips Electronics N.V.

Inventor： Urbansky, Ralph, Dr.-Ing.

IPC: H04J3/07

CPC classification number: H04J3/076 ,  H04J3/0623

Abstract: Die Erfindung bezieht sich auf ein Übertragungssystem für die synchrone digitale Hierachie mit wenigstens einer Anpassungsschaltung zum Ausgleich von Phasenschwankungen eines STM-N-Signals. Die Anpassungsschaltung enthält zur Einfügung von Stopfstellen für wenigstens einen Container des STM-N-Signals einen Pufferspeicher (17), einen Schreibadressengenerator (16), einen Leseadressengenerator (18), eine Stopfentscheidungsschaltung (24) und eine Ausgangsschaltung (19). Der Pufferspeicher ist zur Einspeisung von Daten des Containers und zur Auslesung von Daten des Containers vorgesehen. Der Schreibadressengenerator ist zur Bildung von Schreibadressen für die einzuschreibenden und der Leseadressengenerator zur Bildung von Leseadressen für die auszulesenden Daten bestimmt. In einer ersten Lösung dient die Stopfentscheidungsschaltung zur Bildung eines Stopfsignals aus der Kombination von Differenzwerten der Adressen des Lese- und Schreibadressengenerators und von tiefpaßgefilterten Werten aus Werten, welche die Stopfinformation der einzuschreibenden Daten des Containers enthalten. In einer zweiten Lösung dient die Stopfentscheidungsschaltung zur Bildung von tiefpaßgefilterten Differenzwerten aus den Adressen des Lese- und Schreibadressengenerators und eines Stopfsignals aus den tiefpaßgefilterten Differenzwerten. Die Ausgangsschaltung ist zur Bildung von negativen oder positiven Stopfstellen im Container in Abhängigkeit von Stopfsignal und zur Bildung eines Ausgangssignals aus den in wenigstens einem Pufferspeicher gespeicherten Daten vorgesehen.

Abstract translation: 本发明涉及用于同步数字体系结构的传输系统，其具有用于补偿STM-N信号的相位波动的至少一个适配器电路。 适配器电路（8）包括缓冲存储器（17,51），写地址生成器（16,53），读地址生成器（18,61），填充判定电路（24,60）和 输出电路（19,62），用于插入STM-N信号的至少一个容器的填充数字。 缓冲存储器用于馈送容器的数据并用于读出容器的数据。 写地址生成器旨在形成要写入的数据的写入地址，并且读地址生成器旨在形成要读出的数据的读取地址。 在第一种解决方案中，填充决定电路用于从读和写地址生成器的地址的差值和低通滤波值的组合形成填充信号，该值来自包含填充信息的值 要写入的容器的数据。在第二个解决方案中，填充决定电路用于从读取和写入地址生成器的地址和填充信号形成低通滤波器差值 低通滤波差分值。 输出电路用于根据填充信号在容器中形成负的或正的填充数字，并用于从存储在至少一个缓冲存储器中的数据形成输出信号。

公开(公告)号：EP0435383A3

公开(公告)日：1992-09-02

申请号：EP90203350.5

申请日：1990-12-17

Applicant: Philips Patentverwaltung GmbH ,  Philips Electronics N.V.

Inventor： Urbansky, Ralph, Dr.

IPC: H04J3/07

CPC classification number: G06F5/10 ,  G06F2205/061 ,  H04J3/076

Abstract: In einem Speicher (6) werden die Nutzdaten eines nach Rahmen strukturierten ersten Signals mit einem Schreibzähler (7) eingeschrieben und mit einem Lesezähler (8) wieder ausgelesen. Ein Phasenvergleicher (16) dient dem Vergleichen von Zählerständen. Um Jitter im ausgelesenen Signal weitgehend zu vermeiden, ist ein Ausgleichszähler (14) vorgesehen, der durchschnittlich ebenso oft angehalten wird wie der Schreibzähler (7), jedoch gleichmäßiger als dieser läuft. Mittel zur Steuerung des Laufs des Ausgleichszählers (14) sind Erkennungsschaltungen (12E, 12F, 12G), mit denen der Lauf eines Rahmenzählers (12) abgefragt wird, ein Vorwärts-Rückwärts-Zähler (19) sowie verschiedene Gatter (11, 13, 17, 18). Durch den Phasenvergleicher (16) wird der Stand des Ausgleichszählers (14) mit dem Stand des Lesezählers (8) verglichen und das Ausgangssignal des Phasenvergleichers (16) wird zur Gewinnung des Taktes für den Lesezähler (8) verwendet.

公开(公告)号：EP0500243A2

公开(公告)日：1992-08-26

申请号：EP92301038.3

申请日：1992-02-07

Applicant: NEC CORPORATION

Inventor： Yoshida, Norio

IPC: H04L7/04 ,  H04L7/02 ,  H04J3/07 ,  H04J3/16

CPC classification number: H04J3/076

Abstract: In a byte destuffing circuit, a received data signal in a byte interleaved multiple frame structure is stored into a buffer memory, and a clock sequence is recovered. The recovered line clock is applied to a write address generator for storing the data on a per byte basis into a buffer memory. In response to a destuffing control signal, the write address generator suspends the generation of a write address if positive byte stuffing is effected at the transmit end, and destuffing is effected on the recovered clock sequence on a bit-by-bit basis during successive eight frames. The destuffed clock sequence is applied to a phase comparator for comparison with a local clock sequence generated by a VCO which is controlled by the phase comparator in a phase-locked loop. The local clock sequence is used to drive a read address generator for reading data from the buffer memory on a per byte basis.

Abstract translation: 在字节去混合电路中，以字节交织的多帧结构的接收数据信号被存储到缓冲存储器中，并且恢复时钟序列。 恢复的线时钟被施加到写入地址发生器，用于将每个字节的数据存储到缓冲存储器中。 响应于去填充控制信号，如果在发送端实现正字节填充，则写地址生成器暂停写地址的生成，并且在连续八位期间逐位地对恢复的时钟序列进行去填充 帧。 去充气的时钟序列被施加到相位比较器，以便与由相位比较器在锁相环中控制的VCO产生的本地时钟序列进行比较。 本地时钟序列用于驱动读地址生成器，以每字节为基础从缓冲存储器读取数据。