公开(公告)号：EP0891058B1

公开(公告)日：2006-09-13

申请号：EP98401738.4

申请日：1998-07-09

申请人： BULL S.A.

发明人： Lecourtier, Georges ,  Kaszynski, Anne

IPC分类号： H04L12/56 ,  H04Q11/04

CPC分类号： H04L49/103 ,  H04L49/351

公开(公告)号：EP0540383A1

公开(公告)日：1993-05-05

申请号：EP92402784.0

申请日：1992-10-12

申请人： BULL S.A.

发明人： Lecourtier, Georges

IPC分类号： G06F9/46

CPC分类号： G06F9/4881

摘要： Dans un système multiprocesseur, les événements susceptibles de modifier la répartition des processus aux processeurs (CPU, CPUi) déclenchent l'exécution d'un micrologiciel de dispatching chargé de définir la nouvelle répartition en fonction des événements et de diverses données.
Lorsque le nombre de processeurs (CPU, CPUi) est important, le micrologiciel doit être optimisé.
Dans ce but, le micrologiciel est subdivisé en plusieurs modules de microprogramme spécialisés pour déterminer respectivement la répartition en réponse à des catégories d'événements particuliers. Un module central de microprogramme prend en compte les événements autres que ceux traités par les modules spécialisés.
Application aux systèmes informatiques multiprocesseurs.

摘要翻译： 在多处理器系统中，可能改变过程的分割以将处理器（CPU，CPUI）的事件触发与限定的新的分区作为和各种数据的事件的函数负责一个调度程序的执行。 当处理器（CPU CPUI）的数量相当大，则例程必须被优化。 为了这个目的，该程序是响应于特定类别的事件分别分割细分成用于确定性采矿几个专门的微程序模块。 中央微程序模块考虑比由专门的模块处理的其他事件。 应用多处理器计算机系统。

公开(公告)号：EP0980158A1

公开(公告)日：2000-02-16

申请号：EP99401994.1

申请日：1999-08-05

申请人： BULL S.A.

发明人： Lecourtier, Georges ,  Kaszynski, Anne

IPC分类号： H04J3/06 ,  H04L25/14

CPC分类号： H04J3/0691 ,  H04J2203/0089

摘要： Procédé d'interconnexion entre des modules informatiques ou de communication de données (A et B), au moyen de liaisons série haut débit point-à-point véhiculant des informations multiplexées organisées en trames comportant un motif de reconnaissance de début de trame. Il consiste, en émission et en réception, à synchroniser analogiquement les horloges de base des modules sur une horloge de référence générée par un des modules désigné comme module de référence, appelé module maître, les autres modules étant appelés modules esclaves, et à synchroniser numériquement le début des trames de chaque module esclave sur le début des trames émises par le module maître.
Les applications vont notamment à l'interconnexion de modules multiprocesseurs par des liaisons point-à-point série-parallèle.

摘要翻译： 该接口和互连方法具有平行的高传输速率的信道交换信息。 在发送和接收，对所述基准时钟的每个模块的模拟基时钟由一个主模块同步，同步单元是从模块。

公开(公告)号：EP0463901B1

公开(公告)日：1997-09-10

申请号：EP91401470.9

申请日：1991-06-05

申请人： BULL S.A.

发明人： Cassonnet, Jean-Claude ,  Fressineau, Jean-Louis ,  Lecourtier, Georges

IPC分类号： G06F15/16

CPC分类号： G06F15/167

公开(公告)号：EP0244280A1

公开(公告)日：1987-11-04

申请号：EP87400711.5

申请日：1987-04-01

申请人： BULL S.A.

发明人： Lecourtier, Georges

IPC分类号： G09G1/28 ,  G09G1/16 ,  G09G1/14

CPC分类号： G09G5/02 ,  G09G1/14 ,  G09G5/30

摘要： La présente invention concerne un décodeur d'attributs vidéo pour affichage couleur ou monochrome en mode alphanumérique à haute définition ou en mode vidéotex avec dans le mode vidéotex le choix entre le mode alphanumérique ou le mode semigraphique, comportant un circuit d'horloge (25), un registre de configuration (23), un registre d'attributs de caractères (22), un registre d'attributs de lignes (32, 33), un circuit de décodage des attributs (21) relié à ces différents registres, un circuit (41) de masquage des caractères, un sérialisateur (40) relié à ce circuit de masquage (41) et au circuit d'horloge (25), un circuit d'inversion du fond (53), un circuit (51) de commande de la couleur du caractère et un circuit (52) de commande de la couleur de fond, ces 3 derniers circuits étant reliés en entrée au circuit décodeur d'attributs en en sortie au circuit (50) de multiplexage et de commande des canons du moniteur, caractérisé en ce que la sortie (402) du circuit sérialisateur (40) est envoyée sur un circuit (54) d'élargissement du point dont la sortie (542) est reliée à une entrée du circuit de multiplexage, et en ce qu'il comprend en outre un circuit logique double hauteur (31) relié d'une part au registre d'attributs de lignes (33) et d'autre part aux lignes de sélection (LC0, LC3) d'une tranche de caractères dans une mémoire morte (15) générateur de caractère.

公开(公告)号：EP0540383B1

公开(公告)日：2000-06-28

申请号：EP92402784.0

申请日：1992-10-12

申请人： BULL S.A.

发明人： Lecourtier, Georges

IPC分类号： G06F9/46

CPC分类号： G06F9/4881

公开(公告)号：EP0891058A1

公开(公告)日：1999-01-13

申请号：EP98401738.4

申请日：1998-07-09

申请人： BULL S.A.

发明人： Lecourtier, Georges ,  Kaszynski, Anne

IPC分类号： H04L12/56 ,  H04Q11/04

CPC分类号： H04L49/103 ,  H04L49/351

摘要： Dans le domaine de la téléinformatique, un commutateur à autonomie d'acheminement (31,33) comprend plusieurs ports émetteurs (51,53,55,57) et plusieurs ports récepteurs (50,52,54,56), chaque port émetteur étant destiné être connecté à un équipement terminal de traitement de données (10,28,29) récepteur ou à un port récepteur d'un autre commutateur à autonomie d'acheminement (32,34), chaque port récepteur étant destiné à être connecté à un équipement terminal de traitement de données (10,28,29) émetteur ou à un port émetteur d'un autre commutateur à autonomie d'acheminement (32,34). A chaque port récepteur est affectée une pile de réception (102) adressable dans un espace d'adressage logique unique et à chaque port émetteur est affectée une pile d'émission (103) pour contenir des adresses du dit espace d'adressage logique unique. L'adressage logique unique diminue le risque de perdre des données reçues, ce risque résultant de limites nécessaires sur des adressages physiques de piles. Ce commutateur est particulièrement utile pour des liaisons à haut débit telles que peut en demander un système de vidéoconférence.

摘要翻译： 切换方法涉及使用具有几个发射器端口（53,55）和几个接收器端口（56）的路径开关（33）。 每个接收机连接到数字文字处理终端设备（10,29）。 每个接收器端口具有可寻址单元，提供唯一的逻辑地址，并且每个发射机还具有可寻址单元。 由于可用地址的增加，独特的逻辑地址降低了丢失接收的数字数据的风险。

公开(公告)号：EP0463901A1

公开(公告)日：1992-01-02

申请号：EP91401470.9

申请日：1991-06-05

申请人： BULL S.A.

发明人： Cassonnet, Jean-Claude ,  Fressineau, Jean-Louis ,  Lecourtier, Georges

IPC分类号： G06F15/16

CPC分类号： G06F15/167

摘要： Pour certaines opérations exécutées dans un système multiprocesseur, les processeurs dialoguent entre eux par l'échange de requêtes et acquittements.
L'invention propose un procédé selon lequel les opérations qui impliquent l'envoi de requêtes multiples se déroulent sans tenir compte de la réception des acquittements. On calcule le nombre total de requêtes impliquées et on compte le nombre d'acquittements reçus. La fin de l'opération est conditionnée par l'égalité de ces deux nombres.
L'invention concerne également un système pour la mise ne oeuvre du procédé ainsi que l'application du procédé à la répartition des processus aux processeurs.

摘要翻译： 对于在多处理器系统中执行某些操作时，处理器互通通过交换请求和确认。 本发明提出一种程序gemäß到哪个涉及多个请求的发送的操作，而不考虑所述确认的接收执行的。 参与请求的总数被计算和接收应答的数目进行计数。 在手术结束时由论文两个数字的平等条件。 因此本发明涉及一种用于实施该过程，并且过程的到处理器之间的处理的分区中的应用。

公开(公告)号：EP0244280B1

公开(公告)日：1990-06-27

申请号：EP87400711.5

申请日：1987-04-01

申请人： BULL S.A.

发明人： Lecourtier, Georges

IPC分类号： G09G1/28 ,  G09G1/16 ,  G09G1/14

CPC分类号： G09G5/02 ,  G09G1/14 ,  G09G5/30

公开(公告)号：EP1302859A1

公开(公告)日：2003-04-16

申请号：EP02292321.3

申请日：2002-09-20

申请人： BULL S.A.

发明人： Lecourtier, Georges

IPC分类号： G06F13/40

CPC分类号： G06F13/4081

摘要： Le procédé de gestion de l'insertion à chaud d'une carte électronique (11) dans un système (10) comprend la connexion successive de la carte à deux potentiels d'alimentation (U0, U1) disponibles dans un connecteur (20) de façon à obtenir des signaux (41, 42) transitoires de connexion lors de l'insertion à chaud de la carte, la détection des signaux transitoires pour fournir un signal binaire (V1) dont un état binaire (V1 = 1) est représentatif de l'insertion à chaud de la carte et l'utilisation dudit état du signal binaire (V1) pour rendre la carte opérationnelle dans le système. Le détecteur (37) d'insertion à chaud inclut une bascule logique alimentée lors de la connexion de la carte auxdits potentiels et pourvue de moyens de dissymétrie réglable selon la présence ou non des signaux transitoires.

摘要翻译： 电子卡（11）被连接以在连接器（20）中提供电位（U0，U1），以在卡的热插拔期间获得瞬时连接信号。 检测瞬态信号以提供二进制状态表示热插拔的二进制信号。 使用信号的状态执行卡操作。 还包括以下独立权利要求：（1）电子卡; 和（2）电子卡插入管理系统。