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1.发明公开Procédé d'ajustement de la tension de seuil d'un transistor par des couches de piégeage enterrées 有权一种用于通过掩埋层的情况下调整晶体管的阈值电压的方法。
公开(公告)号：EP2704200A1
公开(公告)日：2014-03-05
申请号：EP13194957.0
申请日：2009-02-11
IPC分类号： H01L29/792 , H01L29/786
CPC分类号： H01L29/42348 , H01L21/84 , H01L27/1203 , H01L29/792
摘要： Le procédé comporte, pour la réalisation d'un sous-ensemble électronique :
- une étape d'assemblage d'une couche de semi-conducteur (103) portant au moins un premier transistor (110) à tension de seuil ajustable et d'une couche d'isolant (102, 105) et
- une étape de formation dans la couche d'isolant, à une première profondeur prédéterminée, d'une première zone de piégeage (220) s'étendant au moins sous un canal dudit premier transistor et comportant des pièges avec une densité supérieure à la densité de pièges à l'extérieur de ladite première zone de piégeage de telle manière que la couche de semi-conducteur et la première zone de piégeage soient en couplage capacitif,
l'information utile dudit premier transistor étant le transport des charges au sein de ce transistor.
Dans des modes de réalisation, on forme une deuxième zone de piégeage s'étendant au moins sous un canal d'un deuxième transistor par une deuxième implantation avec une énergie et/ou une dose et/ou des atomes différents de ceux utilisés pour la première zone de piégeage.-
公开(公告)号：EP1923912B1
公开(公告)日：2019-05-08
申请号：EP07291102.7
申请日：2007-09-14
发明人： Kostrzewa, Marek , Moriceau, Hubert , Zussy, Marc
IPC分类号： H01L21/762
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3.发明授权Procédé pour contraindre simultanément en tension et en compression les canaux de transistors NMOS et PMOS respectivement 有权一种用于在张力每个同时位移和压缩NMOS和PMOS晶体管的信道的过程
公开(公告)号：EP2148373B1
公开(公告)日：2015-11-11
申请号：EP09165568.8
申请日：2009-07-15
IPC分类号： H01L29/10 , H01L21/8238 , H01L21/84
CPC分类号： H01L29/1054 , H01L21/823807 , H01L21/84
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4.发明公开Procede pour contraindre simultanement en tension et en compression les canaux de transistors nmos et pmos respectivement 有权一种用于在所述NMOS和PMOS晶体管的拉伸和压缩每个同时位移过程
公开(公告)号：EP2148373A3
公开(公告)日：2013-06-12
申请号：EP09165568.8
申请日：2009-07-15
IPC分类号： H01L29/10 , H01L21/8238
CPC分类号： H01L29/1054 , H01L21/823807 , H01L21/84
摘要： Procédé de réalisation d'un dispositif microélectronique comportant, sur un même support : au moins une zone semi-conductrice contrainte selon une première contrainte, et au moins une zone semi-conductrice contrainte selon une deuxième contrainte, différente de la première contrainte, comportant : la réalisation de zones semi-conductrices (108 1 , 109 1 ) au dessus d'une couche précontrainte (102 2 ), puis de tranchées (110, 120, 130, 140) traversant l'épaisseur de la couche précontrainte, les dimensions et l'agencement des zones semi-conductrices en fonction de l'agencement et des dimensions des tranchées, étant de manière à obtenir des zones semi-conductrices ayant une contrainte du même type que celui de la couche précontrainte et des zones semi-conductrices ayant une contrainte d'un type différent de celui de la couche précontrainte.
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