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    Apparatus and method for improving system bus performance in a data processng system
    1.
    发明公开
    Apparatus and method for improving system bus performance in a data processng system 失效
    装置和用于改进数据处理设备的系统性能的方法。

    公开(公告)号：EP0192366A2

    公开(公告)日：1986-08-27

    申请号：EP86300658.1

    申请日：1986-01-31

    申请人： DIGITAL EQUIPMENT CORPORATION

    发明人： Shaffer, Stephen Jay ,  Warren, Richard Alan ,  Eggers, Thomas W. ,  Strecker, William D.

    IPC分类号： G06F12/08 ,  G06F13/36

    CPC分类号： G06F13/36 ,  G06F12/084 ,  G06F12/0846 ,  G06F12/0851 ,  G06F13/362 ,  G06F13/4217

    摘要： In a data.processing system in which a plurality of data processing units, as well as the main memory unit, are coupled to a system bus, the utilization of the system bus is Increased to such an extent that each of a plurality of cache memory units coupled to the system bus can have a plurality of data processing units associated therewith. The system bus utilization is increased by dividing the system bus access operation into a plurality of sub-operations and by providing a defined cyclic sequence for the cache memory units to have access to the system bus.

    摘要翻译： 在其中的数据处理单元复数，以及主存储器单元，被耦合到系统总线的数据处理系统，该系统总线的利用率可提高到上程度搜索没有每个高速缓存存储器中的多个 耦合到系统总线单元可以具有连接到其上的数据处理单元的多元性。 系统总线利用率是通过将系统总线访问手术进入子操作的多个部分并加以通过提供一种用于在高速缓冲存储器单元的定义循环序列能够访问系统总线增加。 该系统总线被分成的子总线单元的多元性来处理数据传输的单独的功能。 主存储单元具有用于写 - 修改 - 读操作的效率的执行装置。 此外，高速缓冲存储器单元可以被分成子单元的多元化和接入到在高速缓冲存储器子单元的环状准入方面布置在系统总线。

    Apparatus and method for improving system bus performance in a data processng system
    4.
    发明公开
    Apparatus and method for improving system bus performance in a data processng system 失效
    用于改进数据处理系统中系统总线性能的装置和方法

    公开(公告)号：EP0192366A3

    公开(公告)日：1988-10-05

    申请号：EP86300658

    申请日：1986-01-31

    申请人： DIGITAL EQUIPMENT CORPORATION

    发明人： Shaffer, Stephen Jay ,  Warren, Richard Alan ,  Eggers, Thomas W. ,  Strecker, William D.

    IPC分类号： G06F12/08 ,  G06F13/36

    CPC分类号： G06F13/36 ,  G06F12/084 ,  G06F12/0846 ,  G06F12/0851 ,  G06F13/362 ,  G06F13/4217

    摘要： In a data.processing system in which a plurality of data processing units, as well as the main memory unit, are coupled to a system bus, the utilization of the system bus is Increased to such an extent that each of a plurality of cache memory units coupled to the system bus can have a plurality of data processing units associated therewith. The system bus utilization is increased by dividing the system bus access operation into a plurality of sub-operations and by providing a defined cyclic sequence for the cache memory units to have access to the system bus.

    摘要翻译： 在其中多个数据处理单元以及主存储器单元耦合到系统总线的数据处理系统中，可以将系统总线的利用率增加到多个高速缓冲存储器 耦合到系统总线的单元可以具有与其耦合的多个数据处理单元。 通过将系统总线访问操作划分为多个子操作并通过为高速缓存存储器单元提供定义的循环序列来访问系统总线来增加系统总线利用率。 系统总线被分成多个子总线单元来处理数据传输的分离功能。 主存储器单元具有用于有效执行写修改读操作的装置。 此外，高速缓冲存储器单元可以被划分成多个子单元，并且根据高速缓冲存储器子单元的循环访问来布置的系统总线的访问。