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公开(公告)号：EP1176511B1
公开(公告)日：2004-12-22
申请号：EP01115392.1
申请日：2001-06-26
CPC分类号： G11C29/80 , G11C29/812 , G11C29/844
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公开(公告)号：EP1176511A3
公开(公告)日：2003-02-12
申请号：EP01115392.1
申请日：2001-06-26
CPC分类号： G11C29/80 , G11C29/812 , G11C29/844
摘要： Die Erfindung betrifft eine Anordnung zur Redundanzimplementierung für einen Speicherbaustein, bei der eine Fuse-Bank (FB) über einen Redundanzpredecoder (FPD) mit einem Vergleicher (Comp) verbunden ist, so daß in dem Vergleicher (Comp) predecodierte Adressen miteinander verglichen werden können und in der Fuse-Bank (FB) undecodierte Adressen speicherbar sind. Dadurch ist eine leistungsarme und platzsparende Gestaltung möglich.
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公开(公告)号：EP1176511A2
公开(公告)日：2002-01-30
申请号：EP01115392.1
申请日：2001-06-26
IPC分类号： G06F11/20
CPC分类号： G11C29/80 , G11C29/812 , G11C29/844
摘要： Die Erfindung betrifft eine Anordnung zur Redundanzimplementierung für einen Speicherbaustein, bei der eine Fuse-Bank (FB) über einen Redundanzpredecoder (FPD) mit einem Vergleicher (Comp) verbunden ist, so daß in dem Vergleicher (Comp) predecodierte Adressen miteinander verglichen werden können und in der Fuse-Bank (FB) undecodierte Adressen speicherbar sind. Dadurch ist eine leistungsarme und platzsparende Gestaltung möglich.
摘要翻译： 本发明涉及一种用于在其中一个熔丝组（FB）通过Redundanzpredecoder（FPD）具有一个比较器（对照）被连接的存储装置的冗余实现的布置，使得在比较器（对照）predecodierte地址可以相互比较 在熔断器组（FB）的未解码的地址可以被存储。 因此，低功耗，节省空间的设计成为可能。
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公开(公告)号：EP1174882A1
公开(公告)日：2002-01-23
申请号：EP01113927.6
申请日：2001-06-07
发明人： Boehm, Thomas , Kandolf, Helmut , Lammers, Stefan
IPC分类号： G11C11/16
CPC分类号： G11C11/16
摘要： Die Erfindung betrifft eine MRAM-Anordnung, bei der Leitungstreiberschaltungen (6, 7) jeweils über Verbindungsknoten (4, 5) zwei Speicherzellenfeldern (1, 2 bzw. 2, 3) zugeordnet sind, so daß die Fläche für die Treiberschaltungen praktisch halbiert werden kann.
摘要翻译： 本发明涉及一种MRAM装置，其中线路驱动器电路（6,7）中经由连接节点每一种情况下（4,5）包括两个存储单元阵列（1，2或2,3）相关联，从而为驱动器电路的面积实际上可减半 ，
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公开(公告)号：EP1148512A3
公开(公告)日：2001-12-05
申请号：EP01105035.8
申请日：2001-03-01
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Es wird ein Verfahren zum Betrieb eines integrierten Speichers beschrieben, der Speicherzellen (MC0; MC255) mit jeweils einem Auswahltransistor (T0, T255) und einem Speicherkondensator (C0, C255) mit ferroelektrischem Speichereffekt aufweist. Der Speicher enthält eine Plattenleitung (PL), die über eine Reihenschaltung des Auswahltransistors (T0) und des Speicherkondensators (C0) jeweiliger Speicherzellen (MC0) mit einer der Spaltenleitungen (BLt) verbunden ist. Ein Speicherzugriff wird nach dem sogenannten "Pulsed Plate Concept" durchgeführt. Der zeitliche Ablauf wird dabei so gesteuert, daß in einem Zugriffszyklus der Speicherkondensator (C0) der auszuwählenden Speicherzelle (MC0) jeweils um den gleichen Betrag aufgeladen und entladen wird. So wird eine durch Source-Drain-Leckströme von nicht aktivierten Auswahltransistoren verursachte Abschwächung oder Zerstörung der in den Speicherzellen gespeicherten Information vermieden.
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6.发明公开Integrierter Halbleiterspeicher mit Speicherzellen mit ferroelektrischem Speichereffekt 有权具有铁电存储器效应的存储单元的集成半导体存储器
公开(公告)号：EP1126470A2
公开(公告)日：2001-08-22
申请号：EP01100917.2
申请日：2001-01-16
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Ein integrierter Halbleiterspeicher weist Speicherzellen (MC) mit ferroelektrischem Speichereffekt auf, die zu Einheiten von Spaltenleitungen (BL1, BL2) und Zeilenleitungen (WL1, WL2) zusammengefaßt sind. Die Speicherzellen (MC) sind jeweils zwischen eine der Spaltenleitungen (BL1) und eine Ladeleitung (PL1) geschaltet. Die Spaltenleitung (BL1) ist an einen Leseverstärker (2) angeschlossen, an dem ein Ausgangssignal (S21) abgreifbar ist, die Ladeleitung (PL1) ist mit einer Treiberschaltung (3) verbunden, durch die die Ladeleitung (PL1) an einem vorgegebenen Potential (V1, GND) anliegt. Die Spaltenleitung (BL1) und die Ladeleitung (PL1) sind in einer inaktiven Betriebsart gemeinsam im Leseverstärker (2) oder in der Treiberschaltung (3) mit einem Anschluß (22) für ein gemeinsames Versorgungspotential (GND) verbunden. Dadurch ist ein relativ schneller Potentialausgleich zwischen den Leitungen (BL1, PL1) möglich. Es kann dadurch eine unbeabsichtigte Veränderung des Speicherzelleninhalts infolge von Störspannungen vergleichsweise gering gehalten werden.
摘要翻译： 一种集成的半导体存储器具有存储单元（MC）与铁电体存储器的效果，这在列线（BL1，BL2）和行线（WL1，WL2）单元进行了总结。 的存储单元（MC）是各列线（BL1）和充电线（PL1）连接中的一个之间。 列线（BL1）连接到感测放大器（2），其输出信号（S21）可以拾取，充电线（PL1）被连接到一个驱动电路（3），通过该充电线（PL1）为预定电位（ V1，GND）施加。 列线（BL1）和充电线（PL1）连接在读出放大器（2）中共同的非活动模式或在具有用于公共电源电位（GND）的端子（22）（3），所述驱动电路。 由此，线（BL1，PL1）之间的相对更快的电位均衡是可能的。 它可以被保持在存储单元中的内容的非预期的变化，由于干扰电压相对较低。
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7.发明公开Integrierter Halbleiterspeicher mit Speicherzellen mit ferroelektrischem Speichereffekt 有权具有铁电存储器效应的存储单元的集成半导体存储器
公开(公告)号：EP1126470A3
公开(公告)日：2003-02-05
申请号：EP01100917.2
申请日：2001-01-16
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Ein integrierter Halbleiterspeicher weist Speicherzellen (MC) mit ferroelektrischem Speichereffekt auf, die zu Einheiten von Spaltenleitungen (BL1, BL2) und Zeilenleitungen (WL1, WL2) zusammengefaßt sind. Die Speicherzellen (MC) sind jeweils zwischen eine der Spaltenleitungen (BL1) und eine Ladeleitung (PL1) geschaltet. Die Spaltenleitung (BL1) ist an einen Leseverstärker (2) angeschlossen, an dem ein Ausgangssignal (S21) abgreifbar ist, die Ladeleitung (PL1) ist mit einer Treiberschaltung (3) verbunden, durch die die Ladeleitung (PL1) an einem vorgegebenen Potential (V1, GND) anliegt. Die Spaltenleitung (BL1) und die Ladeleitung (PL1) sind in einer inaktiven Betriebsart gemeinsam im Leseverstärker (2) oder in der Treiberschaltung (3) mit einem Anschluß (22) für ein gemeinsames Versorgungspotential (GND) verbunden. Dadurch ist ein relativ schneller Potentialausgleich zwischen den Leitungen (BL1, PL1) möglich. Es kann dadurch eine unbeabsichtigte Veränderung des Speicherzelleninhalts infolge von Störspannungen vergleichsweise gering gehalten werden.
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公开(公告)号：EP1178490A1
公开(公告)日：2002-02-06
申请号：EP01117216.0
申请日：2001-07-16
发明人： Gogl, Dietmar , Kandolf, Helmut , Lammers, Stefan
摘要： Die Erfindung betrifft eine Anordnung zum verlustarmen Schreiben eines MRAMs, bei der die an den Bitleitungen (BL0, ... BL4) bzw. Wortleitungen liegenden Spannungen derart eingestellt sind, daß die Zellspannung über den Speicherzellen (Z0, ..., Z4) zwischen einer selektierten Wortleitung (WL) bzw. Bitleitung und den einzelnen Bitleitungen (BL0, ..., BL4) bzw. Wortleitungen minimal ist.
摘要翻译： 字线（VWL）上的电压降为（V1-V2）。 电压控制器将（V1 + V2 / 2）的电压（VBL）施加到位线（BLO-BL4）。 跨字线（WL）相对于位线的电压梯度产生沿着存储器单元反向的单元电压（VZ = VWL-VBL）。 因此，寄生电流不会流过字线，而是在相对于字线中心的相应位置处的单元（Z0-Z4）之间流动
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公开(公告)号：EP1148512A2
公开(公告)日：2001-10-24
申请号：EP01105035.8
申请日：2001-03-01
IPC分类号： G11C11/22
CPC分类号： G11C11/22
摘要： Es wird ein Verfahren zum Betrieb eines integrierten Speichers beschrieben, der Speicherzellen (MC0; MC255) mit jeweils einem Auswahltransistor (T0, T255) und einem Speicherkondensator (C0, C255) mit ferroelektrischem Speichereffekt aufweist. Der Speicher enthält eine Plattenleitung (PL), die über eine Reihenschaltung des Auswahltransistors (T0) und des Speicherkondensators (C0) jeweiliger Speicherzellen (MC0) mit einer der Spaltenleitungen (BLt) verbunden ist. Ein Speicherzugriff wird nach dem sogenannten "Pulsed Plate Concept" durchgeführt. Der zeitliche Ablauf wird dabei so gesteuert, daß in einem Zugriffszyklus der Speicherkondensator (C0) der auszuwählenden Speicherzelle (MC0) jeweils um den gleichen Betrag aufgeladen und entladen wird. So wird eine durch Source-Drain-Leckströme von nicht aktivierten Auswahltransistoren verursachte Abschwächung oder Zerstörung der in den Speicherzellen gespeicherten Information vermieden.
摘要翻译： （; MC255 MC0）每一个都具有选择晶体管（T0，T255），并具有一个存储电容器（C0，C255）与铁电记忆效应一种用于操作，存储器单元描述的集成存储器的方法。 该存储器包括一个板线（PL），其通过选择晶体管（T0）和相应的存储器单元（MC0）与所述列线（BLT）中的一个的存储电容器（C0）的一个串联电路连接。 一个存储器存取根据“脉冲平板概念”进行。 被控制的定时，使得，在一个存取周期中，存储电容器（C0）将被选择的存储单元（MC0）以相同的量在每种情况下被充电和放电的。 因此，在引起未活化的选择晶体管的源极 - 漏极漏电流的存储器单元所存储的信息的弱化或破坏得以避免。
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