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    Verfahren zur Angleichung der unterschiedlichen Signalverzögerungszeiten von Halbleiterchips durch Verändern einer Betriebsspannung und Vorrichtung zur Durchführung des Verfahrens
    2.
    发明公开
    Verfahren zur Angleichung der unterschiedlichen Signalverzögerungszeiten von Halbleiterchips durch Verändern einer Betriebsspannung und Vorrichtung zur Durchführung des Verfahrens 失效
    通过修改用于执行该方法的操作电压和装置的半导体芯片的不同的信号延迟时间的近似值的方法。

    公开(公告)号：EP0012839A1

    公开(公告)日：1980-07-09

    申请号：EP79104583.4

    申请日：1979-11-19

    申请人： International Business Machines Corporation

    发明人： Schettler, Helmut ,  Brosch, Rudolf, Dr. ,  Zuehlke, Rainer, Dr. ,  Schumacher, Hans, Dr.

    IPC分类号： G05F1/46 ,  H03K5/13

    CPC分类号： G05F1/466 ,  H03K5/13 ,  H03K2005/00097 ,  H03K2005/00163

    摘要： Zum Angleichen der Signalverzögerungszeiten von Halbleiterchips ist auf jedem Chip eine digitale Regelschaltung vorgesehen. Sie beeinflußt durch Ändern der Versorgungsspannung die Signalverzögerungszeit.
    Die digitale Regelschaltung enthält eine Vergleichsschaltung (4), in der die Signalverzögerung eines Taktimpulses in einer Kette (1) von Invertern (2) mit dem sehr genau definierten Taktintervall verglichen wird. Je nach dem Vergleichsergebnis wird de Zählerstand eines Zweirichtungszählers (13) um 1 erhöht oder erniedrigt. Der Zählerstand wird über einen Decodierer (17) decodiert, der das Teilerverhältnis eines Spannungsteilers verändert durch Zuoder Abschalten jeweils eines von mehreren Parallelwiderständen (R1 bis R7) mittels eines von mehreren Transistoren (T1 bis T7). Dadurch wird die am Abgriff (D) des Spannungsteilers vorhandene Spannung geändert, die einem Emitterfolger (T8) zugeführt wird. Die von diesem abgegebene Spannung (VR) wird den Halbleiterchips als Versorgungsspannung zugeführt und beeinflußt deren Signalverzögerungszeit Die beschriebenen Schritte werden so oft wiederholt, bis die Differenz Δt zwischen dem Eintreffen eines durch die Kette aus invertern verzögerten und des nachfolgenden unverzögerten Taktimpulses gegen Null geht. Der Decodierer ist so aufgebaut, daß er stets so viele Transistoren leitend macht als dem Zählerstand entspricht.

    摘要翻译： 为了适应半导体芯片的信号的延迟时间，一个数字控制电路被设置在每个芯片上。 它通过改变电源电压影响的信号延迟时间。 所述数字控制电路包括比较电路（4），其中一个时钟脉冲的在链中的信号延迟（1）逆变器（2）与非常精确限定的时钟间隔进行比较。 根据比较结果，一个递减计数器（13）的去计数增加1或减少。 计数为一个解码器（17）进行解码，通过任何几个晶体管（T1至T7）的关断多个并联电阻器（R1至R7）的Zuoder相应的一个变化的电压分压器的分压比。 其特征在于，所述抽头（D）是分压来改变电压的存在，所述一个射极跟随器（T8）被提供。 该电压（VR）的输出被提供给半导体芯片作为电源电压，影响信号延迟时间。 上述步骤被重复，直到该差在由逆变器的链和后续的未延迟的时钟脉冲的延迟到达之间接近零。 被构造解码器，使得它使总是尽可能多的晶体管导电，并对应于该计数。