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1.发明授权Dispositif de sérialisation/désérialisation de configuration de bits de longueur variable 失效用于可变位长度配置的系列并行/并行系列器件
公开(公告)号：EP0151653B1
公开(公告)日：1987-09-16
申请号：EP83430040.2
申请日：1983-12-15
发明人： Duforestel, Guy Gaston , Lechaczynski, Michel André , Poiraud, Clément Yvon , Viallon, Paul Pierre
CPC分类号： G11C19/00 , G01R31/31715 , G01R31/318541 , G01R31/31908 , G01R31/31919 , H03M9/00
摘要： A serdes device includes circuitry for loading or reading bit configurations into or out of strings of latches of variable length nk+r, where n is the number of bits in a byte, k is the number of whole bytes and r is the number of residual bits, with r being smaller than n. Under the control of a service processor (8), there is formed a ring comprised of the latches of the serializer/deserializer register (14), the latches of the string considered (3 or 4) and a selected number (n-r) of latches of an extension register (16). The bytes to be loaded are sequentially sent to register (14), starting with the byte that contains the residual bits, and n bits are shifted out after loading each successive byte, so that after k+1 shifts the desired configuration will be contained in the string. For reading the contents of a string (for example, string 3), n bits are shifted, register (14) is read out, then k shifts of n bits each are performed, with register (14) being read out after each shift.
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2.发明公开Dispositif de sérialisation/désérialisation de configuration de bits de longueur variable 失效对于由位配置的可变长度的并行 - 串行/串行 - 并行转换的装置。
公开(公告)号：EP0151653A1
公开(公告)日：1985-08-21
申请号：EP83430040.2
申请日：1983-12-15
发明人： Duforestel, Guy Gaston , Lechaczynski, Michel André , Poiraud, Clément Yvon , Viallon, Paul Pierre
CPC分类号： G11C19/00 , G01R31/31715 , G01R31/318541 , G01R31/31908 , G01R31/31919 , H03M9/00
摘要： Dispositif pour charger ou lire des configurations de bits dans des chaines (3 ou 4) de longueur variable nk+r, n étant le nombre de bits d'un multiplet, k le nombre de multiplets entiers et r le nombre de bits résiduels inférieur á n.
Sous commande du processeur de service (8), un anneau comportant les bascules du registre de sérialisation / désérialisation (14), les bascules de la chaîne considérée (3 ou 4) et un nombre sélectionné (n-r) de bascules d'un registre d'extension (16) est constitué. Les multiplets á charger sont envoyés séquentiellement dans le registre (14), en commençant par celui contenant les bits résiduels, et entre chaque chargement un décalage de n bits est réalisé dans l'anneau, de telle sorte qu'après k+1 décalages, la configuration désirée se trouve dans la chaîne. Pour lire une chaîne (par example 3) un décalage de n bits est réalisé, le registre 14 est lu, puis k décalages de n bits sont réalisés, le registre (14) étant lu après chaque décalage.
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