公开(公告)号：EP2535933B1

公开(公告)日：2014-03-19

申请号：EP12168456.7

申请日：2012-05-18

申请人： STMicroelectronics (Rousset) SAS

发明人： Lisart, Mathieu ,  Sarafianos, Alexandre ,  Gagliano, Olivier ,  Mantelli, Marc

IPC分类号： H01L23/58 ,  H01L21/763

CPC分类号： H01L23/576 ,  H01L21/763 ,  H01L23/585 ,  H01L27/0921 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：EP2535933A1

公开(公告)日：2012-12-19

申请号：EP12168456.7

申请日：2012-05-18

申请人： STMicroelectronics (Rousset) SAS

发明人： Lisart, Mathieu ,  Sarafianos, Alexandre ,  Gagliano, Olivier ,  Mantelli, Marc

IPC分类号： H01L23/58 ,  H01L21/763

CPC分类号： H01L23/576 ,  H01L21/763 ,  H01L23/585 ,  H01L27/0921 ,  H01L2924/0002 ,  H01L2924/00

摘要： L'invention concerne une puce de circuit intégré comprenant : une pluralité de caissons (5, 7) parallèles de types de conductivité alternés formés dans la partie supérieure d'un substrat semiconducteur (3) d'un premier type de conductivité (P) ; dans chaque caisson (7) du premier type (P), une pluralité de transistors MOS (13) à canal du second type de conductivité (N), et dans chaque caisson (5) du second type (N), une pluralité de transistors MOS (9) à canal du premier type (P), des transistors de caissons voisins étant reliés en inverseurs (19) ; et un dispositif de protection contre des attaques, comprenant : une couche (23) du second type (N) s'étendant sous ladite pluralité de caissons (5, 7), depuis la face inférieure desdits caissons ; et des régions d'isolation latérale (25) entre les caissons, lesdites régions (25) s'étendant depuis la face supérieure des caissons jusqu'à ladite couche (23) ; lesdites régions d'isolation latérale (25) étant des tranchées à parois isolées remplies d'un matériau conducteur (29), la puce comprenant en outre au moins un détecteur (33) associé à au moins une desdites régions d'isolation latérale (25), ledit au moins un détecteur étant adapté à détecter des variations du potentiel du matériau conducteur (29) de ladite au moins une région d'isolation latérale.

摘要翻译： 芯片（31）具有保护装置，其具有在N型和P型阱（5,7）下方延伸并接触的N型层（23）。 装置的横向绝缘区域（25）布置在井之间，并且从衬底（Psub）的上表面延伸到保护层。 该区域的沟槽设置有绝缘壁并填充有导电材料（29），即多晶硅。 该装置的攻击检测电路（33）与该区域相关联，并且检测该区域的导电材料的电压变化。 衬底是轻掺杂的P型半导体衬底。 集成电路芯片由P型衬底和N型衬底形成。 对于集成电路芯片的制造方法也包括独立权利要求。