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1.发明公开
公开(公告)号：EP0161335A3
公开(公告)日：1989-04-19
申请号：EP84114787.9
申请日：1984-12-05
CPC分类号： G06F3/05
摘要： Bei einem Verfahren zur Bereitstellung von Abtastwerten eines zeitabhängigen Signals (Se) in einer Datenverarbeitungsanlage, die ein Rechenwerk (1), ein Leitwerk (2), einen Speicher (3) und eine adressarithmetische Einheit (13) aufweist, wird angestrebt, bei einem gespeicherten Bestand von einzelnen Abtastwerten diesen in jeder folgenden Abtastperiode schrittweise zu aktualisieren und den aktualisierten Datenbestand jeweils auszulesen und dem Rechenwerk (1) zuzuführen. Das wird in der Weise erreicht, daß über die adressarithmetische Einheit (13) eine Adressenfolge ausgegeben wird, die einen vorgegebenen Speicherbereich durchläuft, wobei eine Folge von Abtastwerten eingeschrieben wird. Anschließend wird der Speicherbereich mit einer Mehrzahl von Adressenfolgen zyklisch durchlaufen, wobei sowohl die gespeicherten Abtastwerte nacheinander auf die Sammelleitung (4) ausgelasen werden als auch beim Erreichen eines einzelnen Speicherplatzes innerhalb jeder dieser letzteren Adressenfolgen der dort gespeicherte, älteste Abtastwert durch einen weiteren Abtastwert überschrieben wird. Das Verfahren zeichnet sich durch ein Minimum an Umspeichervorgängen aus. Der Anwendungsbereich umfaßt Signalprozessoren, insbesondere solche für Filteraufgaben.
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公开(公告)号：EP0144568B1
公开(公告)日：1992-06-17
申请号：EP84110830.1
申请日：1984-09-11
IPC分类号： G06F7/52
CPC分类号： G06F7/5338
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3.发明授权
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5.发明授权Schaltung zur CSD-Codierung einer im Zweierkomplement dargestellten, binären Zahl 失效用于CSD编码的两个二进制数的补充电路
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6.发明公开Bereitstellung von Abtastwerten eines zeitabhängigen Signals in einer Datenverarbeitungsanlage 失效提供了一种在数据处理系统中的依赖于时间的信号的样本。
公开(公告)号：EP0161335A2
公开(公告)日：1985-11-21
申请号：EP84114787.9
申请日：1984-12-05
CPC分类号： G06F3/05
摘要： Bei einem Verfahren zur Bereitstellung von Abtastwerten eines zeitabhängigen Signals (Se) in einer Datenverarbeitungsanlage, die ein Rechenwerk (1), ein Leitwerk (2), einen Speicher (3) und eine adressarithmetische Einheit (13) aufweist, wird angestrebt, bei einem gespeicherten Bestand von einzelnen Abtastwerten diesen in jeder folgenden Abtastperiode schrittweise zu aktualisieren und den aktualisierten Datenbestand jeweils auszulesen und dem Rechenwerk (1) zuzuführen. Das wird in der Weise erreicht, daß über die adressarithmetische Einheit (13) eine Adressenfolge ausgegeben wird, die einen vorgegebenen Speicherbereich durchläuft, wobei eine Folge von Abtastwerten eingeschrieben wird. Anschließend wird der Speicherbereich mit einer Mehrzahl von Adressenfolgen zyklisch durchlaufen, wobei sowohl die gespeicherten Abtastwerte nacheinander auf die Sammelleitung (4) ausgelasen werden als auch beim Erreichen eines einzelnen Speicherplatzes innerhalb jeder dieser letzteren Adressenfolgen der dort gespeicherte, älteste Abtastwert durch einen weiteren Abtastwert überschrieben wird. Das Verfahren zeichnet sich durch ein Minimum an Umspeichervorgängen aus. Der Anwendungsbereich umfaßt Signalprozessoren, insbesondere solche für Filteraufgaben.
摘要翻译： 在一种用于在数据处理系统中提供时间相关的信号（SE）的样品，其包括算术单元（1），其目的是在所存储的一个尾单元（2），存储器（3）和一个地址修改单元（13）的方法 逐渐更新在每个连续采样周期个体样品此的库存和更新后的数据分别设定，并提供给算术单元（1）来读取。 这是在这样的方式的地址序列从所述地址修改单元（13），其穿过一个预定的存储器区域，其中样本的序列被写入输出来实现的。 随后，具有多个地址序列的存储区域被循环，其特征在于，无论是存储的依次取样到总线（4）将被读取并在内的每个的存储于其中的后面这些地址序列的到达单个存储器位置的，最旧的样本值由进一步的样品被覆盖 ， 该方法的特征在于最小的Umspeichervorgängen。 范围包括信号处理器，尤其是那些用于过滤的任务。
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公开(公告)号：EP0130397A1
公开(公告)日：1985-01-09
申请号：EP84106357.1
申请日：1984-06-04
IPC分类号： G06F7/50
CPC分类号： G06F7/507
摘要： Digitales Rechenwerk, bestehend aus einer Mehrzahl ron Stufen (ST, ... ST i+2m-1 ), die jeweils zwei zu einem Volladdierer zusammengefaßte Halbaddierer (1, 3) und eine Jbertragslogikschaltung (4, 5) aufweisen. Angestrebt wird hierbei eine Verkürzung der Verarbeitungszeit für die Addilion und Subtraktion binärer Zahlen. Nach der Erfindung wrird das dadurch erreicht, daß die Stufen in wenigstens zwei Gruppen (G1, G2) aufgeteilt sind, wobei innerhalb jeder Gruppe (G2) zwei getrennte Übertragspfade (4 ... 11, 5 ... 13) vorgesehen sind, von denen nur einer mittels Auswahllogikschaltungen (15 ... 18) wirksam geschaltet wird. Die Wirksamschaltung erfolgt nach gleichzeitigen Übertragsdurchläufen in allen Übertragspfaden gruppenweise sequentiell. Der Vorteil besteht insbesondere in der zeitlichen Zusammenlegung der Übertragsdurchläufe in sämtlichen Gruppen. Das Anwendungsgebiet umfaßt Digitalschaltungen für die Datenverarbeitung.
摘要翻译： 数字算术单元由多个级中的（ST I +2米... STI-1），每个具有两个全加器组合半加器（1,3）和一个传送逻辑电路（4，5）。 这里的目的缩短了二进制数的加法和减法的处理时间。 根据该实现中，在至少两个组的级别（G1，G2）被划分的本发明，其中，每个组（G2）中，提供了两个独立的进位路径（4 ... 11，... 13 5）， 其中只有一个装置选择逻辑电路（15 ... 18）的切换是有效的。 同时转移后进行有效的开关在基团的所有传送路径运行，相继。 其优点在于，特别是在颞结合进通过各组。 应用领域包括用于数据处理的数字电路。
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公开(公告)号：EP0144568A3
公开(公告)日：1988-01-27
申请号：EP84110830
申请日：1984-09-11
IPC分类号： G06F07/52
CPC分类号： G06F7/5338
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公开(公告)号：EP0144568A2
公开(公告)日：1985-06-19
申请号：EP84110830.1
申请日：1984-09-11
IPC分类号： G06F7/52
CPC分类号： G06F7/5338
摘要： Multiplikationswerk für n-stellige binäre Zahlen mit einem den Multiplikanden enthaltenden ersten Register (RE1), einem Akkumulator (AC), einem Rechenwerk (RW), dessen Operandeneingänge (A, B) mit dem ersten Register (RE1) und dem Akkumulator (AC) beschaltet sind. Die vom Rechenwerk (RW) zu vollziehende Operation wird durch die Bits eines Multiplikators bestimmt, der in einem zweiten, an einen Operationsbefehlseingang (2) des Rechenwerks (RW) geschalteten Register (RE2) enthalten ist. Angestrebt werden eine hohe Arbeitsgeschwindigkeit und ein einfacher Schaltungsaufbau. Das wird erreicht durch einen Multiplexer (MUX), der die Bits von jeweils fünf nebeneinanderliegenden Multiplikatorstellen an die Eingänge eines logischen Schaltungsgliedes (LSG) durchschaltet, das einen Operationsbefehl für das Rechenwerk (RW) und einen Verschiebebefehl für ein Mehrfach-Schiebewerk (MS) ableitet, welches zwischen den Ausgang des Rechenwerks (RW) und den Eingang des Akkumulators (AC) eingefügt ist. Der Anwendungsbereich umfaßt Signalprozessoren.
摘要翻译： 用含第一寄存器（RE1），蓄能器（AC），运算单元（RW），其操作数输入（A，B）到所述第一寄存器（RE1）和蓄能器（AC）被乘数正地方二进制数乘法单元 被连接。 由运算单元（RW），以执行操作由乘法器的位，其在第二，到算术单元（RW）的操作指令输入（2）切换寄存器（RE2）被包括确定。 他们正在寻求高运算速度和简单的电路结构。 这是通过一个多路复用器（MUX），其通过分别五个相邻乘数地方的逻辑电路元件（LSG），其具有用于算术单元（RW）和用于多级变速单元的变速指令（MS）导出的操作指令的输入处的位开关实现 其中插入了算术单元（RW）和蓄能器（AC）的输入的输出之间。 范围包括信号处理器。
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