公开(公告)号：EP1038208B1

公开(公告)日：2003-08-27

申请号：EP98959009.6

申请日：1998-12-08

申请人： BRITISH TELECOMMUNICATIONS public limited company

发明人： POUSTIE, Alistair, James ,  BLOW, Keith, James ,  MANNING, Robert, John

IPC分类号： G06E1/04

CPC分类号： G06F7/5055 ,  G06E1/04 ,  G06F7/504

摘要： The present invention relates to apparatus for determining the sum of first and second optical binary words. The apparatus uses a first optical logic gate (35) and a second optical logic gate (17) to generate respective first and second combination words which represent a logical combination of the binary words applied to the respective logic gates (17, 35). The first and second combination words are then offset by one bit slot with respect to each other by an offsetting means (22, 32) to generate first and second offset combination words. These offset combination words are repeatedly fed back to the first and second logic gates. The binary sum of the original two words is given by the first combination word when each bit slot of the second combination word has the same logical state.

公开(公告)号：EP0523073B1

公开(公告)日：1995-10-18

申请号：EP91905790.1

申请日：1991-03-13

申请人： VLSI TECHNOLOGY INC.

发明人： SMITH, Stewart, G.

IPC分类号： G06F7/50

CPC分类号： G06F7/5055 ,  G06F7/504

摘要： An incrementing subtractive circuit for use in digital signal processing is constituted by a full adder (U1) having data inputs of which at least one is inverted, a sum output, and a carry output which is coupled by way of a half adder circuit (U3, U6) to a one bit upshifter (U2) at the carry input of the full adder. The one bit upshifter is controlled by a least significant bit control signal. The half adder includes a carry recirculation loop adapted to add a logical unity in response to the least significant bit control signal. The arrangement has the effect of adding integer two to the carry value of the fulle adder and achieves the additional incrementing necessary for to performance of incrementing subtraction or negating addition.

公开(公告)号：EP0283393A1

公开(公告)日：1988-09-21

申请号：EP88400589.3

申请日：1988-03-11

申请人： ETAT FRANCAIS représenté par le Ministre Délégué des Postes et Télécommunications

发明人： Hmida, Hedi ,  Duhamel, Pierre

IPC分类号： G06F7/50

CPC分类号： G06F7/504 ,  G06F7/501 ,  G06F7/503

摘要： La présente invention a pour objet un dispositif de calcul binarie, du type comprenant au moins une cellule possédant : une entrée de premiers chiffres binaires ou bits (A i ), une entrée de seconds bits (B i ), une entrée de report amont (R i-1 ), des premiers moyens (1600) pour engendrer un signal de OU exclusif des deux bits d'entrée (A i ⊕B i ), et son complément ( A i ⊕B i ), des seconds moyens (1800) pour produire un signal de résultat, des troisièmes moyens (1900) pour produire un signal de report aval (R i ) en logique multiplexée.
Selon l'invention, le signal de OU exclusif complémenté des deux bits ( A i ⊕B i ) est produit par inversion du signal (A i ⊕B i ), ce qui permet de n'utiliser que 15 transistors dans la version la plus réduite du dispositif.
L'invention concerne aussi un dispositif (20) comprenant une cellule d'addition (22) calculant la somme des bits d'entrée et une cellule de soustraction (24) calculant la différence des bits d'entrée. Selon l'invention, les premiers moyens (1600) produisant le signal de OU exclusif (A i ⊕B i ) et son complément sont utilisés en commun par la cellule d'addition (22) et celle de soustraction (24).

摘要翻译： 该装置包括至少一个具有第一二进制数字或比特（Ai）的输入，第二比特（Bi）的输入，后进输入（Ri-1），第一装置（1600） 用于产生结果信号的两个输入比特（Ai（+）Bi）及其补码（Ai（+）Bi）的异或信号，第二装置（1800），用于产生前进进位 信号（Ri）在多路逻辑下。 根据本发明，通过使信号（Ai（+）Bi）反相产生用于两个比特（Ai（+）Bi）的互补异或信号，这使得可以仅使用15个晶体管 该设备最紧凑的版本。 本发明还涉及一种包含计算输入比特之和的加法单元（22）和计算输入比特差的减法单元（24）的装置（20）。 根据本发明，产生异或信号（Ai（+）Bi）的第一装置（1600）及其补码由加法单元（22）和减法（24）共同使用。 ... ...

公开(公告)号：EP1038208A2

公开(公告)日：2000-09-27

申请号：EP98959009.6

申请日：1998-12-08

申请人： BRITISH TELECOMMUNICATIONS public limited company

发明人： POUSTIE, Alistair, James ,  BLOW, Keith, James ,  MANNING, Robert, John

IPC分类号： G06E1/04

CPC分类号： G06F7/5055 ,  G06E1/04 ,  G06F7/504

摘要： The present invention relates to apparatus for determining the sum of first and second optical binary words. The apparatus uses a first optical logic gate (35) and a second optical logic gate (17) to generate respective first and second combination words which represent a logical combination of the binary words applied to the respective logic gates (17, 35). The first and second combination words are then offset by one bit slot with respect to each other by an offsetting means (22, 32) to generate first and second offset combination words. These offset combination words are repeatedly fed back to the first and second logic gates. The binary sum of the original two words is given by the first combination word when each bit slot of the second combination word has the same logical state.

公开(公告)号：EP0523073A1

公开(公告)日：1993-01-20

申请号：EP91905790.0

申请日：1991-03-13

申请人： VLSI TECHNOLOGY INC.

发明人： SMITH, Stewart, G.

IPC分类号： G06F7

CPC分类号： G06F7/5055 ,  G06F7/504

摘要： Circuit soustracteur croissant s'utilisant dans le traitement des signaux numériques et constitué par un additionneur total (U1) possèdant des entrées de données dont au moins l'une d'entre elles est inversée, une sortie somme et une sortie report qui est accouplée à un système d'augmentation à un bit (U2) à l'entrée report de l'additionneur total, au moyen d'un circuit semi-additionneur (U3, U6). Le système d'augmentation à un bit est commandé par un signal de commande de bit de poids faible. Le semi-additionneur comprend une boucle de recirculation de report conçue pour additionner une unité logique en réponse au signal de commande de bit de poids faible. Cette disposition a pour effet d'ajouter l'entier deux à la valeur de report de l'additionneur total et réalise la croissance supplémentaire nécessaire pour effectuer une soustraction croissante ou une addition inversée.