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    STRUCTURE DE MULTIPLEXEUR
    1.
    发明公开
    STRUCTURE DE MULTIPLEXEUR 审中-公开
    多路复用器结构

    公开(公告)号：EP3242397A1

    公开(公告)日：2017-11-08

    申请号：EP16198958.7

    申请日：2016-11-15

    申请人： STMICROELECTRONICS (ROUSSET) SAS

    发明人： MARTINEZ, Albert ,  AGOYAN, Michel

    IPC分类号： H03K3/84 ,  G06F7/58 ,  H03K19/173

    CPC分类号： H03K17/005 ,  G06F7/58 ,  H03K3/84 ,  H03K5/159 ,  H03K19/003 ,  H03K19/1737

    摘要： L'invention concerne un multiplexeur logique (7), deux vers un, comportant : deux bornes d'entrée (A, B) ; une borne de sortie (Z) ; une borne de commande (S) ; et un multiple de quatre multiplexeurs unitaires deux vers un (72, 74, 76, 78) raccordés en série, un premier multiplexeur unitaire (72) ayant ses entrées connectées aux bornes d'entrée, un dernier multiplexeur unitaire (78) ayant sa sortie connectée à la borne de sortie et les autres multiplexeurs unitaires (74, 76) ayant leurs entrées respectives interconnectées à la sortie du multiplexeur précédent dans l'association en série, une moitié des multiplexeurs unitaires étant commandée en inverse (75) par rapport à une autre moitié.

    摘要翻译： 本发明涉及一种二对一逻辑多路复用器（7），包括：两个输入端（A，B）; 输出端子（Z）; 控制终端（S）; 和的四个串联连接的，以两个单位多路复用器（72，74，76，78）的倍数时，第一多路复用器单元（72），其具有其输入端连接到输入端子，一个具有其最终输出多路复用器单元（78） 连接到互连以在串联连接的最后一个多路复用器的输出的输出端，和具有各自的输入端的另一单元的多路复用器（74，76），多路复用器单元的一半是相对于控制在相反的（75）至一个 另一半。

    RECEIVING CIRCUIT AND RECEIVING SYSTEM
    3.
    发明公开
    RECEIVING CIRCUIT AND RECEIVING SYSTEM 审中-公开
    EMPFANGSSCHALTUNG UND EMPFANGSSYSTEM

    公开(公告)号：EP2337286A1

    公开(公告)日：2011-06-22

    申请号：EP09818893.1

    申请日：2009-02-02

    申请人： Panasonic Corporation

    发明人： SHINMYO, Akinori c/o Panasonic Corporation

    IPC分类号： H04L25/02 ,  H03K17/00 ,  H03K19/0175

    CPC分类号： H04L25/0264 ,  H03K17/005 ,  H04L25/0272

    摘要： An output circuit (12) converts a pair of current signals supplied to a pair of common nodes (NCa and NCb) into a pair of voltage signals (VOa and VOb). In each of input buffer circuits (11, 11, ···), a constant current generation section (101) generates, in an output mode, a pair of constant currents in a pair of current paths going from a pair of intermediate nodes (NMa and NMb) to a reference node (VDD1), and stops the generation of the pair of constant currents in a cutoff mode. A voltage-to-current conversion section (102) generates, in the output mode, a pair of input currents corresponding to a pair of input signals (Sa and Sb) in a pair of current paths going from the pair of intermediate nodes (NMa and NMb) to a reference node (GND) to thereby generate a pair of current signals (Ia and Ib) in a pair of current paths going from the pair of intermediate nodes (NMa and NMb) to the pair of common nodes (NCa and NCb), and stops the generation of the pair of input currents in the cutoff mode.

    摘要翻译： 输出电路（12）将提供给一对公共节点（NCa和NCb）的一对电流信号转换为一对电压信号（VOa和VOb）。 在每个输入缓冲器电路（11,11，...）中，恒定电流产生部分（101）在输出模式中产生一对电流路径中的一对恒定电流（从一对中间节点 NMa和NMb）连接到参考节点（VDD1），并且在截止模式中停止生成一对恒定电流。 电压 - 电流转换部分（102）在输出模式中产生与从一对中间节点（NMa）中的一对电流路径中的一对输入信号（Sa和Sb）相对应的一对输入电流 和NMb）连接到参考节点（GND），从而在从一对中间节点（NMa和NMb）到一对公共节点（NCa和Nb）的一对电流路径中生成一对电流信号（Ia和Ib） NCb），并且在截止模式下停止生成一对输入电流。

    Bus identification circuit
    4.
    发明公开
    Bus identification circuit 审中-公开
    总线识别电路

    公开(公告)号：EP2023612A1

    公开(公告)日：2009-02-11

    申请号：EP08158966.5

    申请日：2008-06-25

    申请人： Vestel Elektronik Sanayi ve Ticaret A.S.

    发明人： Gökkaya, Utku

    IPC分类号： H04N5/268

    CPC分类号： H03K17/005 ,  H03K17/6877 ,  H03K17/693 ,  H04N5/765

    摘要： An apparatus and method is disclosed for automatic detecting and selecting input audio and video signals, and for providing these input signals over a single output connector and using a single signal line. The selection of the audio and video input signals is realized by a bus identification circuit which can recognize the load of the connected sink devices and can realize switching of the video and audio input signals.

    摘要翻译： 公开了一种设备和方法，用于自动检测和选择输入音频和视频信号，并且用于通过单个输出连接器并使用单个信号线提供这些输入信号。 音频和视频输入信号的选择由总线识别电路来实现，该总线识别电路可以识别连接的宿设备的负载并且可以实现视频和音频输入信号的切换。

    Control-voltage of pass-gate follows signal
    7.
    发明公开
    Control-voltage of pass-gate follows signal 审中-公开
    Steuerspannung eines Durchgangsgatterfolgesignals

    公开(公告)号：EP2464007A1

    公开(公告)日：2012-06-13

    申请号：EP10194753.9

    申请日：2010-12-13

    申请人： NXP B.V.

    发明人： Den Besten, Gerrit Willem

    IPC分类号： H03K17/06 ,  H03K17/14 ,  H03K17/00

    CPC分类号： H03K17/063 ,  H03K17/005 ,  H03K17/007 ,  H03K17/145

    摘要： A pass-gate (600) has a passageway between an input node (102) and an output node (104). The pass-gate (600) selectively opens or closes the passageway for a signal at the input node under control of a voltage. The pass-gate has a field-effect transistor (106) with a gate electrode (114) and a current channel (110). The current channel (110) is arranged between the input node and the output node. The gate electrode (114) receives the voltage. The pass-gate is configured so as to have the voltage at the control electrode (114) substantially follow the signal at the input node when the passageway is open to the signal.

    摘要翻译： 通道（600）在输入节点（102）和输出节点（104）之间具有通道。 通过门（600）在电压控制下选择性地打开或关闭在输入节点处的信号的通道。 通栅具有具有栅电极（114）和电流通道（110）的场效应晶体管（106）。 当前通道（110）布置在输入节点和输出节点之间。 栅电极（114）接收电压。 通路被配置为当通道对信号打开时，控制电极（114）处的电压基本上遵循输入节点处的信号。

    INTEGRATED CIRCUIT
    8.
    发明授权
    INTEGRATED CIRCUIT 有权
    集成电路

    公开(公告)号：EP1989780B1

    公开(公告)日：2010-01-20

    申请号：EP07704566.4

    申请日：2007-02-13

    申请人： TEXAS INSTRUMENTS DEUTSCHLAND GMBH

    发明人： JUNGERT, Horst ,  ELMER, Werner

    IPC分类号： H03K19/173 ,  H03K17/00

    CPC分类号： H03K19/1732 ,  H03K17/005

    摘要： An integrated circuit can be switched between operating modes without the need for a dedicated mode selection pin. A circuit for operation at a specified maximum supply voltage comprises first (DVDD) and second (DVSS) supply- terminals, a first signal input (inputl) for application of a regular input signal, a second signal input (input2), and an output. The circuit further comprises a multiplexer (Mux)with first and second inputs connected to the first and second singnal output. The control circuitry detects a voltage at the first signal input that exceeds the specified maximum supply voltage by a given amount and, in response, applies a drive signal to the input of the gate circuit. With such a circuit design, a relatively high voltage applied to the first signal input will switch the circuit to another operating mode, such as a test mode.

    ANALOG MULTIPLEXER WITH INSULATION POWER SUPPLY
    9.
    发明公开
    ANALOG MULTIPLEXER WITH INSULATION POWER SUPPLY 有权
    ANALOGER MULTIPLEXER MIT ISOLIERTER STROMVERSORGUNG

    公开(公告)号：EP2109221A1

    公开(公告)日：2009-10-14

    申请号：EP08740359.8

    申请日：2008-04-14

    申请人： Mitsubishi Electric Corporation

    发明人： SAITO, Seiichi ,  AKEBOSHI, Yoshihiro ,  NOMOTO, Hirokazu

    IPC分类号： H03K17/00 ,  G01R31/02

    CPC分类号： H03K17/002 ,  G01R1/206 ,  G01R19/2506 ,  H03K17/005 ,  H03K17/691 ,  H03M1/08 ,  H03M1/1225 ,  H03M1/1245

    摘要： Provided is an analog multiplexer with an insulated power supply which does not require a shield surrounding the entire transformers, and is capable of easily collecting analog data with high precision even in the case of high-density arrangement/wiring. The analog multiplexer with an insulated power supply includes: an analog signal transformer for receiving an input of an analog signal in a primary winding thereof via an FET, and performing ON/OFF driving on the FET to generate a pulse with an amplitude of the analog signal in a secondary winding thereof; a drive transformer for receiving an input of a drive pulse in a primary winding thereof via an FET to generate a pulse for turning ON/OFF the FET in a secondary winding thereof; an inhibit generation circuit for generating an inhibit pulse having a pulse width wider than a pulse width of the drive pulse; an AND gate for determining a logical product of a continuous pulse sent from a continuous pulse generation circuit and the inhibit pulse to obtain a power supply pulse train; and a rectifying/smoothing circuit for obtaining a direct current voltage corresponding to the power supply pulse train to apply the direct current voltage to the primary winding of the transformer through high resistance.

    摘要翻译： 提供了具有绝缘电源的模拟多路复用器，其不需要围绕整个变压器的屏蔽，并且即使在高密度布置/布线的情况下也能够以高精度容易地收集模拟数据。 具有绝缘电源的模拟多路复用器包括：模拟信号变压器，用于经由FET接收其初级绕组中的模拟信号的输入，并且在FET上执行ON / OFF驱动以产生具有模拟信号幅度的脉冲 信号在其二次绕组中; 驱动变压器，用于经由FET接收其初级绕组中的驱动脉冲的输入，以产生用于在其次级绕组中接通/关闭FET的脉冲; 禁止产生电路，用于产生具有比驱动脉冲的脉冲宽度宽的脉冲宽度的禁止脉冲; AND门，用于确定从连续脉冲发生电路发送的连续脉冲和禁止脉冲的逻辑积，以获得电源脉冲串; 以及整流/平滑电路，用于获得与电源脉冲串对应的直流电压，以通过高电阻将直流电压施加到变压器的初级绕组。

    High speed serializing-deserializing system and method
    10.
    发明公开
    High speed serializing-deserializing system and method 审中-公开
    Hochgeschwindigkeits-Serialisierungs-Deserialisierung系统和Verfahren

    公开(公告)号：EP2079168A2

    公开(公告)日：2009-07-15

    申请号：EP08022367.0

    申请日：2008-12-23

    申请人： Korea Advanced Institute of Science and Technology

    发明人： Yoo, Hoi-Jun ,  Kim, Joo-Young

    IPC分类号： H03M9/00

    CPC分类号： H04L5/245 ,  H03K5/135 ,  H03K17/005 ,  H03M9/00 ,  H04L7/0008 ,  H04L25/14

    摘要： Disclosed are a high speed serializing-deserializing system and a method thereof. The high speed serializing-deserializing system includes: a serializing unit including a plurality of serializers, generating a strobe signal, and multiplexing and converting N bits of parallel data into serial data; a transmission link transmitting the converted serial data and the strobe signal from the serializing unit; and a deserializing unit including a plurality of deserializers, and converting the serial data from the transmission link into the N bits of parallel data with the strobe signal from the transmission link. When serializing N bits of externally supplied parallel data with a rate of N:1, the N may be set to one of various integers. Although the N is extend to a large number such as 16, 32, and the like, the performance is not deteriorated and serialization-deserialization is possible. Accordingly, a window time per one data may be decreased to reduce a total delay of a serialization, to increase a bandwidth of a link, and to improve the robustness of the serialization-deserialization.

    摘要翻译： 公开了一种高速序列化反序列化系统及其方法。 高速序列化反序列化系统包括：串行化单元，包括多个串行器，产生选通信号，并将N位并行数据复用并转换成串行数据; 发送链接，从串行化单元发送经转换的串行数据和选通信号; 以及包括多个解串行器的反序列化单元，并且将来自传输链路的串行数据从来自传输链路的选通信号转换成并行数据的N位。 当以N：1的速率串行外部提供的并行数据的N位时，可将N设置为各种整数之一。 虽然N延伸到诸如16,32等的大数量，但是性能不会恶化，串行化反序列化也是可能的。 因此，可以减少每个数据的窗口时间以减少串行化的总延迟，增加链路的带宽，并且提高序列化反序列化的鲁棒性。