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公开(公告)号：JP2004531138A
公开(公告)日：2004-10-07
申请号：JP2002590513
申请日：2002-05-09
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
CPC classification number: H04L1/005 , H03M13/2714 , H03M13/2771 , H03M13/2957 , H03M13/6566 , H04L1/0055 , H04L1/0068 , H04L1/0071
Abstract: 【課題】ターボデコーダの中間結果（即ち、ＡＰＰデータ）を記憶するためのバッファ構造。
【解決手段】アクセス処理量を増すために、各アクセスサイクルにおいて２またはそれより多いビットのＡＰＰデータの同時アクセスを維持するバッファ構造が設計される。 これはバッファを複数のバンクに分割することにより達成され、各バンクは独立してアクセス可能である。 アクセス競合を避けるためにバンクは連続的なビットに係るＡＰＰデータが異なるバンクからアクセスされるような符号インタリービングを使用する２次元アレイの行および列に割当てられる。 “リニア”アドレス化を維持するため、バンクは２つの組に配置することができ、これらはアレイの偶数および奇数列に割当てられる。 “インタリーブされた”アドレス化を維持するため、バンクはインタリーブされたアレイの隣接する行が異なるグループに割当てられるようにアレイの行のグループに割当てられる【選択図】図８-
公开(公告)号：JP2011515994A
公开(公告)日：2011-05-19
申请号：JP2011501913
申请日：2009-03-17
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： サントス、デイブ・ジェイ． , チャッラ、ラグー・エヌ． , ネイス、ムリナル・エム． , ヤオ、イウェン , ロスタンピシェー、アリ
IPC: H03M13/27
CPC classification number: H03M13/2785 , H03M13/2764 , H03M13/2771 , H03M13/2775 , H03M13/6566
Abstract: ２つ以上のＬＬＲ値が一度にマルチバンク・メモリの各バンクに書き込まれないように、デインターリーバは、対応する複数のＬＬＲ値をマルチバンク・メモリに同時に書き込むために複数のＤｅ−ｉｎｔｅｒｌｅａｖｅｄ Ｒｅｏｒｄｅｒ Ｐｈｙｓｉｃａｌ（ＤＲＰ）アドレスを生成する。 そのような並列書込みのシーケンスにより、サブパケットの送信のＬＬＲ値がメモリに記憶されることになる。 ＤＲＰアドレスの生成中に実行されるアドレス変換により、ＬＬＲ値がバンク内に記憶されるので、デコーダは、デインターリーブシーケンスにおいてメモリからＬＬＲ値を読み取ることができる。 バンクの各メモリ・ロケーションは、複数の関連するＬＬＲ値を記憶するためのワード・ロケーションであり、１つのＬＬＲ値は、そのパリティ値とともに記憶される。 複数のＬＬＲ値を同時に書き込む能力は、高速で効率的な方法でロケーションをクリアするために使用される。
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公开(公告)号：JP2011515994T
公开(公告)日：2011-05-19
申请号：JP2011501913T
申请日：2009-03-17
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： サントス、デイブ・ジェイ． , チャッラ、ラグー・エヌ． , ネイス、ムリナル・エム． , ヤオ、イウェン , ロスタンピシェー、アリ
Abstract: ２つ以上のＬＬＲ値が一度にマルチバンク・メモリの各バンクに書き込まれないように、デインターリーバは、対応する複数のＬＬＲ値をマルチバンク・メモリに同時に書き込むために複数のＤｅ−ｉｎｔｅｒｌｅａｖｅｄ Ｒｅｏｒｄｅｒ Ｐｈｙｓｉｃａｌ（ＤＲＰ）アドレスを生成する。 そのような並列書込みのシーケンスにより、サブパケットの送信のＬＬＲ値がメモリに記憶されることになる。 ＤＲＰアドレスの生成中に実行されるアドレス変換により、ＬＬＲ値がバンク内に記憶されるので、デコーダは、デインターリーブシーケンスにおいてメモリからＬＬＲ値を読み取ることができる。 バンクの各メモリ・ロケーションは、複数の関連するＬＬＲ値を記憶するためのワード・ロケーションであり、１つのＬＬＲ値は、そのパリティ値とともに記憶される。 複数のＬＬＲ値を同時に書き込む能力は、高速で効率的な方法でロケーションをクリアするために使用される。
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4.发明专利
公开(公告)号：JP5518831B2
公开(公告)日：2014-06-11
申请号：JP2011501880
申请日：2009-03-07
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： チャウドゥリ、アルナバ , ヤオ、イウェン , リン、ジェレミイ・エイチ． , ロスタンピシェー、アリ , チャッラ、ラグー , サンパス、ヘマンス , ウ、メガン , ザノテッリ、ジョセフ , ナス、ムリナル
CPC classification number: G06F15/7842
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公开(公告)号：JP2011520166A
公开(公告)日：2011-07-14
申请号：JP2011501879
申请日：2009-03-07
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： イエン、ケビン・ダブリュ． , ガースキ、レミ , チャウドゥリ、アルナバ , ヤオ、イウェン , リン、ジェレミイ・エイチ．
CPC classification number: G06F9/3879 , G06F15/7814
Abstract: A flexible and reconfigurable digital system (for example, a wireless modem) includes a set of sub-circuits. Each sub-circuit includes a task manager and an amount of configurable hardware circuitry for performing a type of operation on a data stream. The task manager of a sub-circuit can configure and control the configurable hardware of the sub-circuit. A central processor configures and orchestrates operation of the sub-circuits by maintaining a set of task lists in a tightly coupled memory. Each task list includes task instructions for a corresponding sub-circuit. The task manager of a sub-circuit reads task instructions from its task list and controls its associated hardware circuitry as directed by the instructions. A timestamp task instruction and a push task instruction and the task list architecture allow modem sub-circuits to be easily reconfigured to operate in accordance with either a first air interface standard or a second air interface standard.
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Patent Agency Ranking
公开(公告)号：JP3996514B2
公开(公告)日：2007-10-24
申请号：JP2002590513
申请日：2002-05-09
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
CPC classification number: H04L1/005 , H03M13/2714 , H03M13/2771 , H03M13/2957 , H03M13/6566 , H04L1/0055 , H04L1/0068 , H04L1/0071
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公开(公告)号：JP5496999B2
公开(公告)日：2014-05-21
申请号：JP2011501879
申请日：2009-03-07
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： チャウドゥリ、アルナバ , ヤオ、イウェン , リン、ジェレミイ・エイチ． , ガースキ、レミ , イエン、ケビン・ダブリュ．
CPC classification number: G06F9/3879 , G06F15/7814
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公开(公告)号：JP2011521498A
公开(公告)日：2011-07-21
申请号：JP2011501883
申请日：2009-03-09
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： カドウス、タマー・エー , ジン、ウェイホン , ヤオ、イウェン , リ、ヨン , ワン、ジビン
CPC classification number: H04L25/061 , H03G3/3068 , H03G3/3078
Abstract: 受信機においてＡＧＣおよびＤＣ補償を実行するための技術。 受信機は、受信信号のレベルの推定値を生成するエネルギ推定部と、受信信号にゲインを適用するＲＦデバイスと、エネルギ推定値に基づいてＲＦデバイス・ゲインを制御するＡＧＣと、高速トラッキング・モードまたは低速トラッキング・モード（ＦＴＭまたはＳＴＭ）において、受信信号のＤＣ補償を精細に調整する第１のＤＣ補償ループと、受信信号のＤＣ成分を粗調整する第２のＤＣ補償ループとを備える。 ＡＧＣ動作には３つのモードがある。 獲得時には、ＦＴＭ精細ＤＣ調整、短期間のエネルギ推定、およびＲＦデバイス・ゲイン調整が、信号タイミング検出がなされている間に繰り返される。 接続時には、長期間のエネルギ推定、ＲＦデバイス・ゲイン調整、ＳＴＭの精細ＤＣ調整および粗ＤＣ調整が、スーパフレーム・プリアンブル内で実行される。 スリープ時には、ＦＴＭ精細ＤＣ調整、短期間のエネルギ推定、およびＲＦデバイス・ゲイン調整が、スーパフレーム・プリアンブル内で実行される。
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9.发明专利
公开(公告)号：JP2011519445A
公开(公告)日：2011-07-07
申请号：JP2011501880
申请日：2009-03-07
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： ウ、メガン , ザノテッリ、ジョセフ , サンパス、ヘマンス , チャウドゥリ、アルナバ , チャッラ、ラグー , ナス、ムリナル , ヤオ、イウェン , リン、ジェレミイ・エイチ． , ロスタンピシェー、アリ
CPC classification number: G06F15/7842
Abstract: A flexible and reconfigurable digital system (for example, a wireless modem) includes a set of sub-circuits. Each sub-circuit includes a task manager and an amount of configurable hardware circuitry for performing a type of operation on a data stream. The task manager of a sub-circuit can configure and control the configurable hardware of the sub-circuit. A central processor configures and orchestrates operation of the sub-circuits by maintaining a set of task lists in a tightly coupled memory. Each task list includes task instructions for a corresponding sub-circuit. The task manager of a sub-circuit reads task instructions from its task list and controls its associated hardware circuitry as directed by the instructions. A timestamp task instruction and a push task instruction and the task list architecture allow modem sub-circuits to be easily reconfigured to operate in accordance with either a first air interface standard or a second air interface standard.
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公开(公告)号：JP2011516949A
公开(公告)日：2011-05-26
申请号：JP2011502082
申请日：2009-03-27
Applicant: クゥアルコム・インコーポレイテッドQualcomm Incorporated
Inventor： ウ、ミン , サンパス、ヘマンス , チャウドゥリ、アルナバ , チャッラ、ラグー・エヌ． , ヤオ、イウェン , リン、ジェレミイ・エイチ．
CPC classification number: G06F17/142 , H04L5/0007 , H04L5/0023 , H04L5/0053 , H04L27/265 , H04L27/2662
Abstract: An improved processing engine for performing Fourier transforms includes an instruction processor configured to process sequential instruction software commands and a Fourier transform engine coupled to the instruction processor. The Fourier transform engine is configured to perform Fourier transforms on a serial stream of data. The Fourier transform engine is configured to receive configuration information and operational data from the instruction processor via a set of software tasks.
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