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公开(公告)号：JP2020511731A
公开(公告)日：2020-04-16
申请号：JP2019551964
申请日：2018-02-01
Inventor： トラン、ヒュー、バン , リウ、シアン , ドー、ナン
Abstract: フラッシュメモリシステム内のアドレス障害検出を実行するためのシステム及び方法が開示される。アドレス障害検出アレイは、アクティブ化されたワード線又はビット線は、受信されたアドレスに基づいてアクティブ化されることが実際に意図されたワード線又はビット線であることを確認するために使用され、これは、誤ったワード線又はビット線がアクティブ化される障害のタイプを特定する。アドレス障害検出アレイはまた、2つ以上のワード線又はビット線がアクティブ化されたかどうかを示すためにも使用され、これは、2つ以上のワード線又はビット線がアクティブ化される障害のタイプを特定する。 【選択図】図1
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公开(公告)号：JP2021536614A
公开(公告)日：2021-12-27
申请号：JP2021510774
申请日：2019-07-11
Inventor： トラン、ヒュー、バン , ティワリ、ビピン , レイテン、マーク , ドー、ナン
Abstract: 深層学習ニューラルネットワーク用のアナログニューラルメモリシステムで使用するための構成可能なハードウェアシステムについて、多数の実施形態が開示される。構成可能なハードウェアシステムの構成可能な構成要素としては、ベクトルマトリックス乗算アレイ、加算器回路、活性化回路、入力、基準デバイス、ニューロン、及び試験回路を挙げることができる。これらのデバイスは、異なる要件を有するアナログニューラルメモリシステムにおいて同一ハードウェアが使用できるように、様々な層又は様々なサイズのベクトルマトリックス乗算アレイを提供するように構成することができる。 【選択図】図25
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公开(公告)号：JP6817461B2
公开(公告)日：2021-01-20
申请号：JP2019551964
申请日：2018-02-01
Inventor： トラン、ヒュー、バン , リウ、シアン , ドー、ナン
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公开(公告)号：JP2021536623A
公开(公告)日：2021-12-27
申请号：JP2021510952
申请日：2019-07-23
Inventor： トラン、ヒュー、バン , ティワリ、ビピン , レイテン、マーク , ドー、ナン , レムケ、スティーブン
IPC: G11C16/04 , G11C7/04 , G11C11/54 , G06N3/04 , G06F17/16 , G06G7/60 , G06G7/16 , G06G7/14 , G06N3/063
Abstract: 深層学習ニューラルネットワークで使用されるアナログニューロモーフィックメモリシステムに対する温度補償及び漏れ補償を提供するための多数の実施形態が開示される。温度補償を提供するための実施形態は、デバイス、基準メモリセル、又はメモリシステムの選択されたメモリセルに対する慎重な又は連続的な適応的傾き補償及び繰り込みを実装する。メモリシステムのメモリセルで漏れ補償を提供するための実施形態は、適応的消去ゲート結合、又は制御ゲート端子への負バイアス、ワード線端子への負バイアス、若しくはソース線端子へのバイアスの印加を実装する。 【選択図】図6
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