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公开(公告)号：JP2017529026A
公开(公告)日：2017-09-28
申请号：JP2017521058
申请日：2015-06-10
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヤオ チョウ , ヤオ チョウ , ユオウ ツァオ , ユオウ ツァオ , シャオチョウ チャン , シャオチョウ チャン , ニン バイ , ニン バイ , シンヤン シュ , シンヤン シュ
CPC classification number: H03L7/0814 , H03K5/133 , H03K5/135 , H03L7/0816
Abstract: 第1の周期信号(CLKS)と第2の周期信号(CLKFB)との間のフェーズエラーを判定するフェーズエラー検出器(130)と、フェーズエラー検出器(130)から1以上の出力を受信してデジタル信号(FT CT)を生成するカウンタ(140)と、デジタル信号を受信して、電流制御遅延ループ(160)を駆動する信号を生成するコントローラ(150)であって、電流制御遅延ループ(160)が第2の周期信号(CLKFB)及びタイミング遅延信号(DLY)を生成するコントローラと、を備えるシステムを開示する。
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公开(公告)号：JP2017525081A
公开(公告)日：2017-08-31
申请号：JP2017506972
申请日：2015-07-17
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , フン クオック グエン , フン クオック グエン , ニャン ドー , ニャン ドー , ヴィピン ティワリ , ヴィピン ティワリ
IPC: G11C16/04 , G11C16/10 , H01L21/336 , H01L27/11519 , H01L29/788 , H01L29/792
CPC classification number: G11C16/0433 , G11C5/02 , G11C5/06 , G11C7/18 , G11C16/0425 , G11C16/0483 , G11C16/08 , G11C16/102 , G11C16/14 , G11C16/16 , G11C16/24 , G11C16/26 , H01L27/11524 , H01L29/42328
Abstract: 本発明は、EEPROM機能を有するフラッシュメモリ装置に関する。フラッシュメモリ装置は、バイト消去可能かつビットプログラム可能である。
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公开(公告)号：JP2016524342A
公开(公告)日：2016-08-12
申请号：JP2016524307
申请日：2014-07-01
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： チェン−シェン スー , チェン−シェン スー , ジェン−ウェイ ヤン , ジェン−ウェイ ヤン , ユエ−シン チェン , ユエ−シン チェン
IPC: H01L21/8247 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11521 , H01L21/28273 , H01L21/823425 , H01L29/1608 , H01L29/42328 , H01L29/66825
Abstract: 互いに対向する内側側壁を有し、第1の導電型の基板上に配設され、それから絶縁される一対の導電性浮遊ゲートを有するメモリデバイス。浮遊ゲートの1つの上にそれぞれ配設され、それから絶縁され、互いに対向する内側側壁をそれぞれ含む、一対の離間した導電性制御ゲート。制御ゲートの内側側壁に沿って、かつ浮遊ゲートの上に延在する一対の絶縁材の第1のスペーサ。浮遊ゲートの内側側壁は、第1のスペーサの側面と整合する。一対の絶縁材の第2のスペーサは、第1のスペーサの1つに沿って、かつ浮遊ゲートの内側側壁の1つに沿ってそれぞれ延在する。第2のスペーサの側面と整合する側壁を有する基板の中に形成されるトレンチ。トレンチ内に配設されるシリコン炭素。第2の導電型を有する第1の領域を形成するシリコン炭素の中に注入される材料。
Abstract translation: 内侧壁彼此面对，设置在第一导电型衬底上，然后将具有一对绝缘导电浮置栅极的存储装置。 分别设置在浮置栅极中的一个，然后绝缘，每一个包括一内侧壁相互面对，一对隔开的导电控制栅极。 沿控制栅极的内侧壁，和一对绝缘延伸过浮栅材料中的第一间隔物。 浮置栅极的内侧壁与所述第一间隔物的侧表面对齐。 一对绝缘材料，沿着所述第一隔板的一个中的第二间隔物，并各自沿着浮置栅极的内侧壁中的一个延伸。 形成的沟槽在具有基板侧壁对准与所述第二隔离件的侧表面。 设置在沟槽内的硅碳。 材料注入到硅碳形成具有第二导电类型的第一区域。
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公开(公告)号：JP2016509758A
公开(公告)日：2016-03-31
申请号：JP2015556950
申请日：2014-01-16
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
IPC: H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L29/66833 , H01L21/0217 , H01L27/1052 , H01L27/11565 , H01L27/11568 , H01L29/42344 , H01L29/42352 , H01L29/66825 , H01L29/7926
Abstract: メモリセルは、基板の表面内にトレンチを備える。表面内に、チャネル領域を間に挟んで、第1及び第2の離間した領域(14、16)が形成される。第1領域(14)は、トレンチの下に形成される。チャネル領域は、トレンチの側壁に沿って延伸する第1部分(18b)と、基板の表面に沿って延伸する第2部分(18a)と、を含む。トレンチ内の電荷トラップ層(22)は、チャネル領域の第1部分に隣接するがそれから絶縁されており、チャネル領域の第1部分の導電を制御する。トレンチ内の導電性ゲート(20)は、電荷トラップ層に隣接するがそれから絶縁されており、第1領域から絶縁されており、且つ電荷トラップ層に容量結合している。導電性制御ゲート(24)が、チャネル領域の第2部分上に設けられるが、それから絶縁されており、且つその導電を制御する。
Abstract translation: 存储单元包括在衬底的表面中的沟槽。 在表面上，在沟道区域之间，所述第一和第二间隔开的区域（14，16）形成。 所述第一区域（14）被所述沟槽下形成的。 沟道区包括沿沟槽（18B）的所述侧壁延伸的第一部分，和沿衬底（18A）的表面延伸的第二部分，一个。 在沟槽（22）中的电荷捕获层是邻近该信道区域的所述第一部分和与其绝缘，以控制所述沟道区域的第一部分的导通。 在沟槽（20）导电栅极绝缘，但邻近该电荷捕捉层从其，它是从第一区域隔离，并且电容性地耦合到所述电荷捕捉层。 传导控制栅极（24），但被设置在沟道区的第二部分，则它是绝缘的，以及用于控制其电导率。
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公开(公告)号：JP2015500546A
公开(公告)日：2015-01-05
申请号：JP2014545913
申请日：2012-11-13
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , フン クオック グエン , フン クオック グエン , アイン リ , アイン リ , トゥアン ヴー , トゥアン ヴー
IPC: G11C16/02
CPC classification number: G11C16/10 , G11C7/00 , G11C7/22 , G11C16/26 , G11C16/28 , G11C2207/2263 , G11C2211/5647 , H01L27/11517
Abstract: 不揮発性メモリデバイスは、プログラミング電流を供給するための電荷ポンプと、不揮発性メモリセルのaftアレイとを有する。アレイの各メモリセルは、電荷ポンプからのプログラミング電流によってプログラムされる。不揮発性メモリセルのアレイは、各ユニットが複数のメモリセルを含む複数のユニットに分割される。インジケータ・メモリセルが、不揮発性メモリセルの各ユニットに関連する。プログラミング回路は、各ユニットのメモリセルの50パーセント又はそれ以下がプログラムされることになる場合には、プログラミング電流を用いて各ユニットのメモリセルをプログラムし、各ユニットのメモリセルの50パーセントよりも多くがプログラムされることになる場合には、プログラミング電流を用いて、各ユニットのメモリセル及び各ユニットに関連するインジケータ・メモリセルの反転をプログラムする。【選択図】図4
Abstract translation: 非易失性存储装置具有用于供给编程电流，和非易失性存储器单元阵列船尾的电荷泵。 所述阵列的每一存储器单元由从电荷泵编程电流编程。 非易失性存储器单元的阵列，每个单元被划分成多个单元，包括多个存储器单元。 指示器存储器单元与所述非易失性存储单元的每一个单元相关联。 编程电路，当每个单元的存储单元的50％或更少是要被编程，通过使用编程电流向每个单元的存储器单元进行编程，比每个单元的存储单元的50％ 如果作出许多所使用的编程电流编程，与所述存储单元，并且每个单元的每个单元相关联的反转指示符的存储器单元进行编程。 点域4
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Patent Agency Ranking
公开(公告)号：JP5615936B2
公开(公告)日：2014-10-29
申请号：JP2012544534
申请日：2010-11-17
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： チェン ルン ツァイ , チェン ルン ツァイ , ロン−チン ワン , ロン−チン ワン , ツェ−ピン リン , ツェ−ピン リン
CPC classification number: H01L23/5389 , H01L21/4832 , H01L21/568 , H01L23/495 , H01L23/49548 , H01L23/49827 , H01L24/19 , H01L24/48 , H01L24/97 , H01L2224/0401 , H01L2224/04105 , H01L2224/12105 , H01L2224/20 , H01L2224/32245 , H01L2224/32257 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2224/73267 , H01L2224/83191 , H01L2224/92244 , H01L2224/97 , H01L2225/1029 , H01L2225/1035 , H01L2225/1058 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01015 , H01L2924/01027 , H01L2924/01029 , H01L2924/01033 , H01L2924/01043 , H01L2924/01047 , H01L2924/01078 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/15311 , H01L2924/15747 , H01L2924/15788 , H01L2924/181 , H01L2924/19041 , H01L2224/82 , H01L2224/83 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
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公开(公告)号：JP2017518600A
公开(公告)日：2017-07-06
申请号：JP2017515673
申请日：2015-05-03
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , トゥアン ヴー , トゥアン ヴー , アィン リー , アィン リー , フン クオック グエン , フン クオック グエン
CPC classification number: G06F1/266 , G06F1/28 , G11C5/14 , G11C5/143 , G11C5/147 , G11C5/148 , G11C7/20 , G11C11/4074 , G11C16/30 , H03K19/018521
Abstract: 内蔵フラッシュメモリデバイス内の改良された電力シーケンシングのシステム及び方法を開示する。
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公开(公告)号：JP2017509156A
公开(公告)日：2017-03-30
申请号：JP2016558010
申请日：2015-02-11
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： チェン−シェン スー , チェン−シェン スー , マンダナ タダヨニ , マンダナ タダヨニ , ヒュー ヴァン トラン , ヒュー ヴァン トラン , ナン ド , ナン ド
IPC: H01L27/115 , H01L21/336 , H01L21/76 , H01L29/788 , H01L29/792
CPC classification number: H01L27/1203 , H01L21/28273 , H01L27/11521 , H01L27/11531 , H01L27/1207 , H01L29/42324 , H01L29/66825 , H01L29/7841 , H01L29/7881
Abstract: 半導体デバイスは、シリコン基板を有し、該基板は、絶縁層の上及び下にシリコンを伴う埋設絶縁層(10b)を含む第1の領域(20)、並びに任意のシリコンの下に配置される埋設絶縁層を含まない第2の領域(22)を有する。論理MOSデバイス(62)は、絶縁層の上にあるシリコン(10c)の中の第1の領域の中に形成される。メモリセル(49)は、第2の領域の中に形成され、離間された第2のソース及び第2のドレイン領域(42、48)であって、基板の中に形成され、該領域の間にチャネル領域(47)を画定する、離間された第2のソース領域及び第2のドレイン領域と、チャネル領域の第1の部分の上に配置され、かつそこから絶縁される浮遊ゲート(34)と、チャネル領域の第2の部分の上に配置され、かつそこから絶縁される選択ゲート(44)と、を含む。
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公开(公告)号：JP2017502444A
公开(公告)日：2017-01-19
申请号：JP2016536215
申请日：2014-11-06
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
Inventor： ヒュー ヴァン トラン , ヒュー ヴァン トラン , フン クオック グエン , フン クオック グエン , マーク レイテン , マーク レイテン
CPC classification number: G11C16/08 , G11C7/1045 , G11C7/1057 , G11C16/04 , G11C2207/105 , H01L24/13 , H01L24/14 , H01L24/16 , H01L25/0652 , H01L25/0657 , H01L25/18 , H01L2224/14181 , H01L2224/16145 , H01L2224/16225 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2924/1431 , H01L2924/1432 , H01L2924/1434 , H01L2924/1435 , H01L2924/1438 , H01L2924/15311 , H01L2924/157
Abstract: 三次元NORフラッシュメモリシステムが開示される。このシステムは、構成可能な標準的なピン、構成可能な出力バッファ、及び構成可能な入力バッファを任意選択的に含む。
Abstract translation: 维NOR闪存系统被公开。 该系统包括可配置的标准销，可配置的输出缓冲器，以及可配置的输入缓冲器任选方式。
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公开(公告)号：JP2017500747A
公开(公告)日：2017-01-05
申请号：JP2016541556
申请日：2014-12-08
Applicant: シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. , シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc.
IPC: H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L29/42328 , G11C16/0408 , G11C16/10 , H01L21/28238 , H01L27/11517 , H01L27/11521 , H01L29/42336 , H01L29/66825 , H01L29/7881 , H01L29/7889
Abstract: メモリデバイス、及びその製造方法であって、トレンチが半導体材料の基板内に形成される。ソース領域がトレンチ下に形成され、ソース及びドレイン領域の間のチャネル領域は、実質的にトレンチの側壁に沿って延在する第1部分と、実質的に基板表面に沿って延在する第2部分とを有する。浮遊ゲートは、チャネル領域第1部分の導電性を制御するために、その部分から絶縁された状態でトレンチ内に配設される。制御ゲートは、チャネル領域第2部分の導電性を制御するために、その部分の上に絶縁状態で配設される。消去ゲートは、少なくとも部分的に浮遊ゲートの上に絶縁状態で配設される。浮遊ゲート組間におけるトレンチのどの部分も、消去ゲートの下部以外の導電性要素から自由である。
Abstract translation: 一种存储装置，和其制造方法，在形成在半导体材料的衬底中的沟槽。 源极区在沟槽下形成时，源和漏区之间的沟道区，沿着所述沟槽的侧壁基本上延伸的第一部分，所述第二延伸沿着基本上在基板表面 和零件。 浮置栅极，以控制所述沟道区域的第一部分的导电性，被设置在从所述部分绝缘的状态下的沟槽内。 为了控制所述沟道区域的第二部分的导电控制栅极被设置在上部以绝缘状态。 擦除栅极设置在绝缘状态下在至少部分浮置栅极。 浮置栅极组件之间的沟槽的任何部分，也不含除擦除栅的底部其他导电元件。
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