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    ストレージシステム及びデータバックアップ方法
    1.
    发明专利
    ストレージシステム及びデータバックアップ方法 有权
    存储系统和数据备份方法

    公开(公告)号：JPWO2014192113A1

    公开(公告)日：2017-02-23

    申请号：JP2015519556

    申请日：2013-05-30

    申请人： 株式会社日立製作所

    发明人： 亮介 松原 ,  宏樹 金井 ,  前田　　徹

    IPC分类号： G06F3/06 ,  G06F12/16

    CPC分类号： G06F3/0619 ,  G06F3/065 ,  G06F3/0653 ,  G06F3/0685 ,  G06F11/1441 ,  G06F11/2015 ,  G06F11/2089 ,  G06F11/3034 ,  G06F11/3058 ,  G06F12/0238 ,  G06F12/0868 ,  G06F13/124 ,  G06F2003/0691 ,  G06F2212/214 ,  Y02D10/13 ,  Y02D10/14

    摘要： 【課題】バッテリ装置を小型化し得るストレージシステム及びデータバックアップ方法を提案する。【解決手段】ホスト計算機と接続されるストレージシステムであって、記憶装置と、記憶装置とホスト計算機との間のデータ転送を制御する第1のコントローラと、第1のコントローラに接続され、記憶装置とホスト計算機との間のデータ転送を制御する第2のコントローラと、不揮発メモリと、バッテリ装置とを備え、第1のコントローラは、第1の揮発メモリを備え、第2のコントローラは、第2の揮発メモリを備え、電源が遮断された場合、バッテリ装置は、第1のコントローラ及び第2のコントローラに対して電力供給を開始し、第2のコントローラは、第1の揮発メモリに格納されているデータを第2の揮発メモリにコピーし、コピー完了後、第1のコントローラの動作を停止させるとともに第1のコントローラに対するバッテリ装置からの電力供給を停止させて、第2の揮発メモリに格納されているデータを不揮発メモリにコピーする。

    摘要翻译： 一种电池装置，提出一种存储系统和一种能够小型化的数据备份方法。 本发明提供了连接到主机计算机，存储设备，用于控制存储装置和主计算机之间的数据传送的第一控制器，连接到所述第一控制器，所述存储设备的存储系统 设置有用于控制主计算机之间的数据传送的第二控制器，和非易失性存储器，以及电池装置中，第一控制器包括第一易失性存储器，第二控制器，第二 包括易失性存储器，如果电源中断，电池单元开始向第一控制器和第二控制器供电，所述第二控制器被存储在第一易失性存储器 副本数据到所述第二易失性存储器，完成复印后，从电池装置到第一控制器的电源停止第一控制器的操作 被停止，复制存储在第二非易失性存储器在非易失性存储器中的数据。

    I/o processor
    6.
    发明专利
    I/o processor 失效
    I / O处理器

    公开(公告)号：JPS61141061A

    公开(公告)日：1986-06-28

    申请号：JP26394584

    申请日：1984-12-14

    申请人： Nec Corp

    发明人： TOMINAGA MASATOSHI

    IPC分类号： G06F11/00 ,  G06F13/00 ,  G06F13/12 ,  G06F13/28

    CPC分类号： G06F13/124 ,  G06F13/28

    摘要： PURPOSE:To point out properly a program for issuing illegal I/O control languages by comparing the number of transfer data which the I/O control language read out of a main memory device includes with a preset lower limit and detecting violation against the limit. CONSTITUTION:The data transfer of an I/O processor 110 is executed between the I/O processor 110 and a memory device 140. The I/O processor 110 has a processor part 111, a high-speed I/O channel part 112 and a memory access control part 113. The processor part 111 compares the number of transfer data included by the I/O control language read out of the main memory device 140 with the preset lower limit of the number of transfer data, which can be specified in the I/O control language, and detects the violation against an operation. Thus the data transfer can be stopped when the program for issuing the illegal I/O control language.

    摘要翻译： 目的：通过比较从主存储器中读出的I / O控制语言所包含的传输数据的数量与预设的下限，并检测到违反限制的违规情况，正确指出发出非法I / O控制语言的程序。 构成：在I / O处理器110和存储器件140之间执行I / O处理器110的数据传送.I / O处理器110具有处理器部分111，高速I / O通道部分112和 存储器访问控制部分113.处理器部分111将从主存储器件140读出的I / O控制语言所包括的传送数据的数量与传送数据的预设下限进行比较，其可以在 I / O控制语言，并检测违反操作。 因此，当发出非法I / O控制语言的程序时，可以停止数据传输。

    Character transmission system
    7.
    发明专利
    Character transmission system 失效
    字符传输系统

    公开(公告)号：JPS61138351A

    公开(公告)日：1986-06-25

    申请号：JP26120484

    申请日：1984-12-11

    申请人： Fujitsu Ltd

    发明人： GOHARA MASAO

    IPC分类号： H04L29/02 ,  G06F13/00 ,  G06F13/12 ,  H04L13/08 ,  H04L13/16

    CPC分类号： G06F13/124

    摘要： PURPOSE:To attain high speed character transmission by reading out a character transmission request to a line adapter (LA) and a writing a transmitting charac ter at the same timing from a control circuit part (LAC). CONSTITUTION:The LAC1 scans a transmission character request (TDRQ) outputted from the LA2 at a fixed period and generates a TDRQ reading signal without fail at the start of the scanning. At the same timing as the initial reading signal, a character prepared by the preceding TDRQ is written in a transmission sentence buffer (TDR2.6) of the LA2 on the basis of a writing signal 14. When the character is written in the TDR2.6, the LA2 turns off the TRRQ7 by a reset control part 8. Then, the character unit necessary for character transmission is executed,and after the end of the transmission to the TDR1.5, the contents of the TDR2.6 are transferred to the TDR1.5 under control by a set control part 9 and then the succeeding TDRQ is generated. The contents of the TDR1.5 are transmitted while being processed in each bit in accordance with the communication speed of the circuit.

    摘要翻译： 目的：通过从控制电路部分（LAC）以相同的定时读出字符发送请求到线路适配器（LA）和写入发送特征来获得高速字符传输。 构成：LAC1以固定的周期扫描从LA2输出的发送字符请求（TDRQ），并在扫描开始时产生TDRQ读取信号。 在与初始读取信号相同的时刻，由前述TDRQ准备的字符基于写入信号14写入LA2的发送语句缓冲器（TDR2.6）中。当字符被写入TDR2时。 如图6所示，LA2通过复位控制部分8关闭TRRQ7。然后，执行字符传输所需的字符单元，并且在TDR1.5发送结束之后，将TDR2.6的内容转移到 由设置控制部分9控制的TDR1.5，然后产生后续的TDRQ。 根据电路的通信速度，在每个位处理TDR1.5的内容。

    Microprogram control device
    8.
    发明专利
    Microprogram control device 失效
    微控制器件

    公开(公告)号：JPS61138350A

    公开(公告)日：1986-06-25

    申请号：JP26037084

    申请日：1984-12-10

    申请人： Nec Corp

    发明人： KIDO SUSUMU

    IPC分类号： G06F13/00 ,  G06F9/22 ,  G06F13/12 ,  G06F13/38 ,  G06F15/00

    CPC分类号： G06F13/124 ,  G06F13/38

    摘要： PURPOSE:To execute efficiently a processing by using a program base part recurrently and repeatedly from the setting of a command type to the 1st parameter up to a receiving character processing routine. CONSTITUTION:When the reception of one character has been completed by a serial bit transmitting/receiving circuit 3, a data ready interruption is generated in a CPU4. In the interruption processing routine of a microprogram for the data ready interruption, the 8-bit data for one character are read out in parallel from the circuit 3. The read-out data are stored in the address of a receiving character buffer pointed out by a writing point of the CPU4 and the writing pointer is updated so as to point out the succeeding address. Then, a receiving bit in a status word is set up to '1'. The interruption routine is driven every end of the bit reception of a new one character by the circuit 3 and respective character of the received command are successively stored in a receiving character buffer of the CPU4 as they are.

    摘要翻译： 目的：通过从命令类型的设置到第一个参数直到接收字符处理程序，循序渐进地重复地使用程序基本部分来高效地执行处理。 构成：当串行位发送/接收电路3完成一个字符的接收时，在CPU4中产生数据就绪中断。 在用于数据就绪中断的微程序的中断处理程序中，从电路3并行读出一个字符的8位数据。读出的数据存储在接收字符缓冲器的地址中，该地址由 更新CPU4和写指针的写入点，以指出后续地址。 然后，状态字中的接收位被设置为'1'。 中断程序由电路3驱动新一个字符的位接收的每一端，接收到的命令的相应字符被依次存储在CPU4的接收字符缓冲器中。

    Peripheral controller
    9.
    发明专利
    Peripheral controller 失效
    外围控制器

    公开(公告)号：JPS6194167A

    公开(公告)日：1986-05-13

    申请号：JP21476384

    申请日：1984-10-13

    申请人： Nec Corp

    发明人： SHIRASAKA ICHIROU

    IPC分类号： G06F13/38 ,  G06F13/12 ,  G06F13/28

    CPC分类号： G06F13/124 ,  G06F13/28

    摘要： PURPOSE:To improve the processing efficiency by providing a control circuit which transfers data among a peripheral device, a local memory, and a main storage device and a control circuit which controls read/write to the local memory from an optional device on a common bus. CONSTITUTION:Data transfer between a local memory 4 and peripheral devices 2-1-2-3 is controlled by a peripheral interface 5, and data transfer between the local memory 4 and the main storage device passing a common bus 1 is controlled by a DMA transfer circuit 6, and information transfer between the local memory and a central processing unit passing the common bus 1 is controlled by an input/output transfer circuit 7. A bus interface 8 controls competition or the like on the common bus. A control circuit 3 controls the whole of the peripheral controller with a microprogram.

    摘要翻译： 目的：通过提供一种在外围设备，本地存储器和主存储设备之间传送数据的控制电路以及控制电路，从而在公共总线上从可选设备控制对本地存储器的读/写操作来提高处理效率 。 构成：本地存储器4和外围设备2-1-2-3之间的数据传输由外围接口5控制，本地存储器4与通过公共总线1的主存储器件之间的数据传输由DMA 传输电路6和本地存储器与通过公共总线1的中央处理单元之间的信息传输由输入/输出传送电路7控制。总线接口8控制公共总线上的竞争等。 控制电路3用微程序控制整个外围控制器。