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    カレントミラー回路、チャージポンプ回路およびPLL回路
    2.
    发明专利
    カレントミラー回路、チャージポンプ回路およびPLL回路 有权
    电流反相电路，充电泵电路和PLL电路

    公开(公告)号：JP2015138327A

    公开(公告)日：2015-07-30

    申请号：JP2014008611

    申请日：2014-01-21

    Applicant: 富士通株式会社

    Inventor： ▲角▼田 有紀人

    IPC: H03L7/093 ,  H03F3/343 ,  H02M3/07 ,  G05F3/26

    CPC classification number: H03L7/0895 ,  G05F3/262 ,  H03K5/2481 ,  H02M3/07

    Abstract: 【課題】出力端子の電位差に影響されずに一定比率の電流を出力するカレントミラー回路の実現。 【解決手段】VDDとGND間に直列に接続した基準トランジスタM0および定電流源CSを含む基準電流回路と、M0とカレントミラー回路を形成するようにVDDまたはGNDに接続された第1トランジスタM1を含み、基準電流回路の電流に対して第1比率の電流I1を生成する第1の比例電流回路と、M0とカレントミラー回路を形成するようにVDDまたはGNDに接続された第2トランジスタM2を含み、基準電流回路の電流に対して第2比率の電流I2を生成する第2の比例電流回路と、M1とM2のドレインの電圧の差分を出力する比較回路30と、を有し、第2の比例電流回路は、M2のドレインに接続され、ゲートに比較回路30の出力が印加される電流調整用トランジスタM5を有し、M1のドレインから第1比率の電流を出力し、M2のドレインから第2比率の電流を出力するカレントミラー回路。 【選択図】図8

    Abstract translation: 要解决的问题：提供一种能够不受输出端子的电位差的影响而输出固定比例的电流的电流镜电路。解决方案：电流镜电路包括：参考电流电路，包括参考晶体管M0和恒定电流 源CS串联连接在VDD和GND之间; 第一比例电流电路，包括连接到VDD或GND的第一晶体管M1，以便与M0形成电流镜电路，并产生相对于参考电流电路的电流的第一比率的电流I1; 第二比例电流电路，包括连接到VDD或GND的第二晶体管M2，以便与M0形成电流镜电路，并产生相对于参考电流电路的电流的第二比率的电流I2; 以及输出M1的漏极电压和M2的漏极电压之间的差的比较电路30。 第二比例电流电路连接到M2的漏极，并且包括用于电流调节的晶体管M5，其中比较电路的输出被施加到栅极。 第一比率的电流从M1的漏极输出，第二比的电流从M2的漏极输出。

    Power-saving bias cut in Pll
    8.
    发明专利
    Power-saving bias cut in Pll 有权
    空值

    公开(公告)号：JP4607410B2

    公开(公告)日：2011-01-05

    申请号：JP2001552527

    申请日：2001-01-02

    Applicant: エリクソン インコーポレイテッドEricsson Inc.

    Inventor： クレマー、ニコラウス ,  ホワイト、スティーブン、エル

    IPC: H03L7/093 ,  H03L7/08 ,  H03L7/089 ,  H03L7/095 ,  H03L7/14 ,  H03L7/18 ,  H04B1/16 ,  H04B1/26 ,  H04B1/40 ,  H04L7/033

    CPC classification number: H03L7/14 ,  H03L7/0802 ,  H03L7/0895 ,  H03L7/095 ,  H03L7/18 ,  H04W52/028 ,  Y02D70/00 ,  Y02D70/12 ,  Y02D70/122

    Abstract: A power conserving phase-locked loop achieves power savings by adding a switch which selectively enables the bias current for the charge pump associated with the phase comparator of the phase-locked loop. The switch is connected by a logic circuit to a counter that tracks the expected arrival time of a signal edge of the reference signal. Immediately prior to the arrival of the expected signal edge, the switch is enabled, thereby creating and applying the bias current to activate the charge pump in the event that a correction is needed to maintain the "lock" in the phase-locked loop. When the signal edge passes, the bias current is turned off again before the arrival of the next signal edge. This switching may result in a ten percent duty cycle in the biasing current, resulting in approximately a ninety percent power savings. The phase-locked loop may be used for a variety of applications, such as a frequency synthesizer in a receiver chain of wireless communications mobile terminals, where power consumption is a concern.

    Abstract translation: 省电锁相环通过添加一个开关来实现功率节省，该开关选择性地启用与锁相环相位比较器相关联的电荷泵的偏置电流。 开关由逻辑电路连接到跟踪参考信号的信号边缘的预期到达时间的计数器。 在预期信号边缘到达之前，开关被使能，从而在需要进行校正以维持锁相环中的“锁定”的情况下，产生和施加偏置电流来激活电荷泵。 当信号边沿通过时，偏置电流在下一个信号边缘到达之前被再次关断。 这种切换可能导致偏置电流占用10％的周期，导致大约90％的功率节省。 锁相环可以用于各种应用，例如无线通信移动终端的接收机链中的频率合成器，其中功耗是关注的。

    ＰＬＬ回路及び半導体集積装置
    10.
    发明专利
    ＰＬＬ回路及び半導体集積装置 有权

    公开(公告)号：JPWO2007088595A1

    公开(公告)日：2009-06-25

    申请号：JP2007556735

    申请日：2006-01-31

    Applicant: 富士通株式会社

    Inventor： 義康 土肥 ,  義康 土肥

    IPC: H03L7/093 ,  H03L7/14

    CPC classification number: H03L7/0895 ,  H03L7/091 ,  H03L7/0995

    Abstract: 本発明の課題は、低い電源電圧で動作可能なPLL回路を提供することである。チャージポンプ回路は、電源電圧VDDと接地との間に直列に接続された2個のMOSトランジスタと、スイッチSW0と、4個のスイッチSW1〜SW4と、4個のキャパシタC1〜C4と、4個のスイッチSW5〜SW8とからなる。制御電圧Vcntlを変化させる場合には、スイッチSW1〜SW4の中の特定のスイッチをオンさせ、特定のキャパシタを電源電圧VDDに充電する。その後、スイッチSW5〜SW8の中の特定のスイッチSWをオンしてキャパシタの充電電荷をローパスフィルタのキャパシタに転送して制御電圧を所望の値に制御する。

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