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    집적 회로 및 스트레스 근접 기술 공정을 사용한 반도체의향상된 제조 방법
    1.
    发明公开
    집적 회로 및 스트레스 근접 기술 공정을 사용한 반도체의향상된 제조 방법 有权
    集成电路和使用应力近似技术方法改进制造半导体的方法

    公开(公告)号：KR1020080074737A

    公开(公告)日：2008-08-13

    申请号：KR1020080009255

    申请日：2008-01-29

    申请人： 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

    发明人： 고영건 ,  바이오코,크리스토퍼빈센트 ,  가오,웬즈히 ,  첸,시양동 ,  테,영웨이

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L21/823807 ,  H01L21/31155 ,  H01L21/823864 ,  H01L29/7843 ,  Y10S438/938

    摘要： An integrated circuit and an improved method for manufacturing a semiconductor using a stress proximity technique process are provided to reduce a compressive force of one or more NFET(N-type Field-Effect-Transistor) devices by protecting one or more NFET devices when a compressive stress liner is activated. At least one PFET(P-type Field-Effect-Transistor) device(104) includes first sidewall spacers(115A,115B) on at least one side of a first gate electrode(120). At least one NFET device(102) includes first sidewall spacers(114A,114B) formed on at least one side of a second gate electrode(112) and second spacers(116A,116B). Plural NFET and PFET devices are formed on a semiconductor substrate(108). A compressive stress layer covers at least one NFET and PFET devices and includes a nitride layer liner. Relaxation species are implanted into the compressive stress layer covering at least one NFET device to relax compressive stress on at least one NFET device. The relaxation species are not implanted into the compressive stress layer covering at least one PFET device.

    摘要翻译： 提供使用应力接近技术工艺制造半导体的集成电路和改进的方法，以通过在压缩时保护一个或多个NFET器件来减小一个或多个NFET（N型场效应晶体管）器件的压缩力 应力衬垫被激活。 至少一个PFET（P型场效应晶体管）器件（104）在第一栅电极（120）的至少一侧上包括第一侧壁间隔物（115A，115B）。 至少一个NFET器件（102）包括形成在第二栅电极（112）和第二间隔物（116A，116B）的至少一侧上的第一侧壁间隔物（114A，114B）。 在半导体衬底（108）上形成多个NFET和PFET器件。 压应力层覆盖至少一个NFET和PFET器件，并且包括氮化物层衬垫。 将放松物质植入到覆盖至少一个NFET器件的压应力层中，以缓和至少一个NFET器件上的压应力。 松弛物质不被植入到覆盖至少一个PFET器件的压应力层中。