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公开(公告)号：KR101759814B1
公开(公告)日：2017-07-19
申请号：KR1020157021974
申请日：2014-02-28
Applicant: 실리콘 스토리지 테크놀로지 인크
IPC: G11C16/26 , G11C16/04 , G11C16/14 , H01L21/28 , H01L27/115 , H01L29/423 , H01L29/788
CPC classification number: G11C16/26 , G11C16/0408 , G11C16/0425 , G11C16/0433 , G11C16/10 , G11C16/14 , H01L21/28273 , H01L27/115 , H01L27/11521 , H01L29/42328 , H01L29/7881
Abstract: 기판상에형성되는로우들및 컬럼들의메모리셀들을갖는메모리디바이스를판독하는방법으로서, 각각의메모리셀은, 사이에채널영역(18)을두는이격된제1 영역(16) 및제2 영역(14), 채널영역의제1 부분위에배치되는플로팅게이트(22), 채널영역의제2 부분위에배치되는선택게이트(20), 플로팅게이트위에배치되는제어게이트(26), 및제1 영역위에배치되는소거게이트(24)를포함한다. 상기방법은, 판독동작동안에, 선택되지않은소스라인들(16) 상에작은포지티브전압이그리고/또는선택되지않은워드라인들(20) 상에작은네거티브전압을주어, 서브임계누설을억제하고, 이에의해판독성능을개선하는것을포함한다.
Abstract translation: 1。一种读取具有形成在衬底上的行和列的存储器单元的存储器件的方法，每个存储器单元具有由沟道区域（14）隔开的第一区域（16）和第二区域（14） 设置在沟道区的第一部分上的浮动栅极22，设置在沟道区的第二部分上的选择栅极20，设置在浮动栅极上的控制栅极26， 24号门。 该方法包括在读取操作期间在未选定的源极线16上提供小的负电压和/或在未选定的字线20上提供小的负电压以抑制亚阈值泄漏， 从而提高读取性能。
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公开(公告)号：KR1020170037996A
公开(公告)日：2017-04-05
申请号：KR1020177004734
申请日：2015-06-11
Applicant: 실리콘 스토리지 테크놀로지 인크
CPC classification number: G11C16/14 , G11C16/0425 , G11C16/12 , G11C16/16 , G11C29/021 , G11C29/028
Abstract: 분리형게이트플래시메모리셀들의섹터의일부분의소거를억제하면서섹터의나머지부분이소거되게하는시스템및 방법이개시된다. 억제는, 소거가억제되어야하는섹터의부분에하나이상의바이어스전압들을인가하는제어로직에의해제어된다.
Abstract translation: 公开了一种系统和方法，用于在扇区的其余部分被擦除的同时禁止擦除可移除栅极闪存单元的一部分扇区。 抑制由控制逻辑控制，该控制逻辑将一个或多个偏置电压施加到要被抑制擦除的部分。
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公开(公告)号：KR101923874B1
公开(公告)日：2018-11-29
申请号：KR1020187013345
申请日：2016-09-19
Applicant: 실리콘 스토리지 테크놀로지 인크
IPC: H01L27/11524 , H01L27/11531 , H01L27/11556 , H01L27/11536 , H01L27/11539 , H01L27/11541 , H01L27/11543
CPC classification number: H01L27/11531 , H01L27/11524 , H01L27/11536 , H01L27/11539 , H01L27/11541 , H01L27/11543
Abstract: 메모리, 코어, 및 HV 디바이스영역들을갖는기판상에메모리디바이스를형성하는방법이개시된다. 본방법은, 3개의영역들모두에전도성층들의쌍을형성하는단계, (코어및 HV 디바이스영역들을보호하기위해) 3개의영역들모두내의전도성층들위에절연층을형성하는단계, 및이어서, 메모리영역내의절연층 및전도성층들의쌍을에칭하여메모리스택들을형성하는단계를포함한다. 본방법은, (메모리영역을보호하기위해) 메모리스택들위에절연층을형성하는단계, 코어및 HV 디바이스영역들에서전도성층들의쌍을제거하는단계, 및코어및 HV 디바이스영역들에서기판위에배치되면서그로부터절연되는전도성게이트들을형성하는단계를추가로포함한다.
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公开(公告)号：KR1020170121261A
公开(公告)日：2017-11-01
申请号：KR1020177027334
申请日：2016-02-05
Applicant: 실리콘 스토리지 테크놀로지 인크
IPC: H01L27/11524 , H01L27/11526 , H01L27/112 , H01L29/423
CPC classification number: H01L27/11524 , H01L23/57 , H01L27/11226 , H01L27/11233 , H01L27/11253 , H01L27/11519 , H01L29/42328 , H01L29/788 , H01L29/7881
Abstract: 기판내에형성되고채널영역이사이에있는이격된소스영역과드레인영역, 채널영역의제1 부분위에배치되면서그로부터절연되는제1 게이트, 및채널영역의제2 부분위에배치되면서그로부터절연되는제2 게이트를각각이갖는복수의 ROM 셀들, 및복수의 ROM 셀들위에연장되는전도성라인을포함하는메모리디바이스가개시된다. 전도성라인은 ROM 셀들의제1 서브그룹의드레인영역들에전기적으로커플링되고, ROM 셀들의제2 서브그룹의드레인영역들에전기적으로커플링되지않는다. 대안으로, ROM 셀들의제1 서브그룹은각각이채널영역내에더 높은임계전압주입영역을포함하는반면, ROM 셀들의제2 서브그룹은각각이채널영역내에어떠한더 높은임계전압주입영역을포함하지않는다.
Abstract translation: 为形成在所述基板和布置在所述沟道区的所述第一部分在所述漏极区域，而设置在所述第一栅极的第二部分移动该离开的源极区，沟道区，以及沟道区从它绝缘的第二栅绝缘的 公开了一种存储器件，其包括多个ROM单元，每个ROM单元具有在多个ROM单元上延伸的导电线。 导电线被电耦合到所述子组的ROM单元中的第一漏极区，并且不电耦合到所述第二子组的ROM单元的所述漏极区。 可选地，第一子组ROM的细胞，而含有较高的阈值电压注入区在沟道区中，分别与所述第二子组的ROM单元的不包括在沟道区域中的任何更高的阈值电压注入区，分别 不要。
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公开(公告)号：KR101752617B1
公开(公告)日：2017-06-29
申请号：KR1020167037105
申请日：2015-04-21
Applicant: 실리콘 스토리지 테크놀로지 인크
CPC classification number: G11C16/14 , G11C7/02 , G11C8/10 , G11C16/0408 , G11C16/0425 , G11C16/08 , G11C16/3427
Abstract: 플래시메모리셀들의프로그래밍동안외란을감소시키기위한개선된제어게이트디코딩설계가개시된다. 일실시예에서, 제어게이트라인디코더는제1 섹터내의소정로우의플래시메모리셀들과연관된제1 제어게이트라인, 및제2 섹터내의소정로우의플래시메모리셀들과연관된제2 제어게이트라인에커플링된다.
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Patent Agency Ranking
公开(公告)号：KR1020150141990A
公开(公告)日：2015-12-21
申请号：KR1020157031692
申请日：2014-04-16
Applicant: 실리콘 스토리지 테크놀로지 인크
IPC: H01L27/115 , H01L29/423 , H01L29/66 , H01L29/788 , G11C16/14 , G11C16/04
CPC classification number: G11C16/14 , G11C16/0416 , H01L27/11521 , H01L27/11553 , H01L29/42328 , H01L29/42336 , H01L29/66825 , H01L29/7881 , H01L29/7889
Abstract: 반도체재료의기판내로트렌치가형성된메모리디바이스및 이를제조하는방법이제공된다. 소스영역이트렌치아래에형성되고, 소스영역과드레인영역사이의채널영역은사실상트렌치의측벽을따라서연장되는제1 부분및 사실상기판의표면을따라서연장되는제2 부분을포함한다. 플로팅게이트는트렌치내에배치되고, 채널영역제1 부분으로부터, 그의전도성을제어하기위해, 절연된다. 제어게이트가채널영역제2 부분위에배치되며, 그의전도성을제어하기위해, 그로부터절연된다. 소거게이트가플로팅게이트위에적어도부분적으로배치되며그로부터절연된다. 전기전도성커플링게이트가트렌치내에배치되고, 플로팅게이트에인접하며플로팅게이트로부터절연되고, 소스영역위에배치되며소스영역으로부터절연된다.
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公开(公告)号：KR1020170017948A
公开(公告)日：2017-02-15
申请号：KR1020167037105
申请日：2015-04-21
Applicant: 실리콘 스토리지 테크놀로지 인크
CPC classification number: G11C16/14 , G11C7/02 , G11C8/10 , G11C16/0408 , G11C16/0425 , G11C16/08 , G11C16/3427 , G11C16/04
Abstract: 플래시메모리셀들의프로그래밍동안외란을감소시키기위한개선된제어게이트디코딩설계가개시된다. 일실시예에서, 제어게이트라인디코더는제1 섹터내의소정로우의플래시메모리셀들과연관된제1 제어게이트라인, 및제2 섹터내의소정로우의플래시메모리셀들과연관된제2 제어게이트라인에커플링된다.
Abstract translation: 改进的控制门解码设计可以减少在闪速存储器单元的编程期间的干扰。 在一个实施例中，控制栅极线解码器耦合到与第一扇区中的一行闪存单元相关联的第一控制栅极线和耦合到与第二扇区中的一行闪存单元相关联的第二控制栅极线。
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公开(公告)号：KR101731202B1
公开(公告)日：2017-04-27
申请号：KR1020157031692
申请日：2014-04-16
Applicant: 실리콘 스토리지 테크놀로지 인크
IPC: H01L27/115 , H01L29/423 , H01L29/66 , H01L29/788 , G11C16/14 , G11C16/04
CPC classification number: G11C16/14 , G11C16/0416 , H01L27/11521 , H01L27/11553 , H01L29/42328 , H01L29/42336 , H01L29/66825 , H01L29/7881 , H01L29/7889
Abstract: 반도체재료의기판내로트렌치가형성된메모리디바이스및 이를제조하는방법이제공된다. 소스영역이트렌치아래에형성되고, 소스영역과드레인영역사이의채널영역은사실상트렌치의측벽을따라서연장되는제1 부분및 사실상기판의표면을따라서연장되는제2 부분을포함한다. 플로팅게이트는트렌치내에배치되고, 채널영역제1 부분으로부터, 그의전도성을제어하기위해, 절연된다. 제어게이트가채널영역제2 부분위에배치되며, 그의전도성을제어하기위해, 그로부터절연된다. 소거게이트가플로팅게이트위에적어도부분적으로배치되며그로부터절연된다. 전기전도성커플링게이트가트렌치내에배치되고, 플로팅게이트에인접하며플로팅게이트로부터절연되고, 소스영역위에배치되며소스영역으로부터절연된다.
Abstract translation: 提供了一种在半导体材料的衬底中形成沟槽的存储器件及其制造方法。 源区形成在沟槽下方，并且源区和漏区之间的沟道区基本上包括沿着沟槽的侧壁延伸的第一部分和基本上沿着衬底的表面延伸的第二部分。 浮置栅极设置在沟槽中并且与沟道区域第一部分隔离以控制其导电性。 控制栅极设置在沟道区域第二部分上并与其绝缘以控制其导电性。 擦除栅极至少部分地设置在浮置栅极之上并与浮置栅极绝缘。 导电耦合栅极设置在沟槽中，与浮置栅极相邻，与浮置栅极隔离，设置在源极区域之上并与源极区域隔离。
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公开(公告)号：KR102003628B1
公开(公告)日：2019-07-24
申请号：KR1020177027334
申请日：2016-02-05
Applicant: 실리콘 스토리지 테크놀로지 인크
IPC: H01L27/11524 , H01L27/11526 , H01L27/112 , H01L29/423
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公开(公告)号：KR1020150106453A
公开(公告)日：2015-09-21
申请号：KR1020157021974
申请日：2014-02-28
Applicant: 실리콘 스토리지 테크놀로지 인크
IPC: G11C16/26 , G11C16/04 , G11C16/14 , H01L21/28 , H01L27/115 , H01L29/423 , H01L29/788
CPC classification number: G11C16/26 , G11C16/0408 , G11C16/0425 , G11C16/0433 , G11C16/10 , G11C16/14 , H01L21/28273 , H01L27/115 , H01L27/11521 , H01L29/42328 , H01L29/7881
Abstract: 기판 상에 형성되는 로우들 및 컬럼들의 메모리 셀들을 갖는 메모리 디바이스를 판독하는 방법으로서, 각각의 메모리 셀은, 사이에 채널 영역(18)을 두는 이격된 제1 영역(16) 및 제2 영역(14), 채널 영역의 제1 부분 위에 배치되는 플로팅 게이트(22), 채널 영역의 제2 부분 위에 배치되는 선택 게이트(20), 플로팅 게이트 위에 배치되는 제어 게이트(26), 및 제1 영역 위에 배치되는 소거 게이트(24)를 포함한다. 상기 방법은, 판독 동작 동안에, 선택되지 않은 소스 라인들(16) 상에 작은 포지티브 전압이 그리고/또는 선택되지 않은 워드 라인들(20) 상에 작은 네거티브 전압을 주어, 서브임계 누설을 억제하고, 이에 의해 판독 성능을 개선하는 것을 포함한다.
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