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    메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법
    3.
    发明公开
    메모리 셀, 반도체 집적 회로 장치, 및 반도체 집적 회로 장치의 제조 방법 审中-公开
    专利申请标题：存储器单元，半导体集成电路器件

    公开(公告)号：KR20180027413A

    公开(公告)日：2018-03-14

    申请号：KR20177032506

    申请日：2016-07-21

    IPC: H01L29/788 ,  H01L21/027 ,  H01L27/115 ,  H01L29/66 ,  H01L29/792

    CPC classification number: H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    Abstract: 본발명에의한메모리셀(1)에서는, 하부메모리게이트절연막(10), 전하축적층(EC), 상부메모리게이트절연막(11), 및메탈메모리게이트전극(MG)의순으로적층형성된메모리게이트구조체(2)와, 메모리게이트구조체(2)의측벽에설치한하나의측벽스페이서(8a)를따라서메탈제1 선택게이트전극(DG)을갖는제1 선택게이트구조체(3)와, 메모리게이트구조체(2)의측벽에설치한다른측벽스페이서(8b)를따라서메탈제2 선택게이트전극(SG)을갖는제2 선택게이트구조체(4)를설치함으로써, 메탈로직게이트전극(LG1)과동일한금속재료에의해메탈메모리게이트전극(MG), 메탈제1 선택게이트전극(DG) 및메탈제2 선택게이트전극(SG)을형성할수 있는점에서, 금속재료를포함하는메탈로직게이트전극(LG1)을반도체기판에형성하는일련의제조공정에있어서형성할수 있다.

    Abstract translation: 在根据本发明的存储单元1，较低的存储器栅极绝缘膜10，电荷存储层（EC），上部存储器栅极绝缘膜11，以及金属存储器栅电极（MG）存储器栅极结构形成堆叠的斯（ 第一选择栅极结构3具有沿着设置在存储栅极结构2的侧壁上的一个侧壁间隔物8a的金属第一选择栅极电极DG和具有存储栅极结构2的第二选择栅极结构3 通过沿着设置在第一栅电极SG1的侧壁上的另一侧壁间隔物8b提供具有金属第二选择栅电极SG的第二选择栅极结构4 金属存储器栅电极（MG），包含在金属材料中的金属第一选择栅电极（DG）和一个金属的第二选择栅电极金属逻辑门电极（LG1）它可形成（SG）对半导体衬底 等等。

    반도체 소자
    4.
    发明公开
    반도체 소자 审中-公开
    半导体器件

    公开(公告)号：KR20180006184A

    公开(公告)日：2018-01-17

    申请号：KR20160087000

    申请日：2016-07-08

    Applicant: SAMSUNG ELECTRONICS CO LTD

    Inventor： KIM MYOUNG SOO

    IPC: H01L29/78 ,  H01L21/768 ,  H01L21/8234 ,  H01L29/66

    CPC classification number: H01L29/42332 ,  H01L21/32139 ,  H01L23/535 ,  H01L29/0611 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/4933 ,  H01L29/4991 ,  H01L29/6656 ,  H01L29/66825 ,  H01L29/788

    Abstract: 본발명의실시예에따른반도체소자는기판내에배치되며활성영역을정의하는소자분리막, 상기활성영역상에배치된제 1 도전패턴, 상기제 1 도전패턴일측의상기활성영역내에배치된불순물영역, 상기불순물영역과상기제 1 도전패턴사이의상기활성영역상에배치된제 2 도전패턴, 상기제 1 도전패턴과상기제 2 도전패턴사이에제 1 스페이서; 및상기제 1 도전패턴상에배치되고, 상기제 1 도전패턴과전기적으로연결된콘택플러그를포함하되, 상기제 2 도전패턴은상기콘택플러그의폭보다작은폭을가질수 있다.

    Abstract translation: 所述半导体器件包括设置在衬底中并限定有源区的器件隔离层，所述有源区上的第一导电图案，所述有源区中所述第一导电图案侧上的杂质区，所述有源区上的第二导电图案 在杂质区和第一导电图案之间的区域，在第一导电图案和第二导电图案之间的第一间隔件以及设置在第一导电图案上并且与第一导电图案电连接的接触插塞。 第二导电图案可以具有小于接触插塞的宽度的宽度。

    트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법
    5.
    发明授权
    트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 有权
    包括陷阱层的负差示电阻元件及其制造方法

    公开(公告)号：KR101805827B1

    公开(公告)日：2018-01-10

    申请号：KR1020160033635

    申请日：2016-03-21

    Applicant: 성균관대학교산학협력단

    Inventor： 박진홍 ,  심재우 ,  이성주

    IPC: H01L29/792 ,  H01L29/423 ,  H01L29/51 ,  H01L29/788 ,  H01L29/861

    CPC classification number: H01L29/423 ,  H01L29/51 ,  H01L29/788 ,  H01L29/792 ,  H01L29/861

    Abstract: 본발명의일 실시예에따른부성미분저항(negative differential resistance) 소자는기판; 기판상에형성되고, 제 1 극성을갖는축퇴된제 1 반도체층; 기판상에형성되고, 제 2 극성을갖는축퇴된제 2 반도체층; 제 1 반도체층의일측단부에결합된제 1 전극; 제 2 반도체층의일측단부에결합된제 2 전극; 및제 1 반도체층과제 2 반도체층의접촉영역사이에위치한트랩층을포함하되, 트랩층은산화물층이고, 부성미분저항소자의동작시캐리어가트랩층에트랩되도록한다.

    Abstract translation: 根据本发明实施例的负差分电阻器件包括：衬底; 退化的第一半导体层，形成在衬底上并具有第一极性; 退化的第二半导体层，形成在所述衬底上并且具有第二极性; 耦合到第一半导体层的一端的第一电极; 耦合到第二半导体层的一端的第二电极; 以及位于半导体层的接触区域之间的陷阱层，其中陷阱层是氧化物层，其中载流子在负差分电阻器件的操作期间被捕获在陷阱层中。

    ROM 셀들을 갖는 비휘발성 메모리 셀들의 어레이
    6.
    发明公开
    ROM 셀들을 갖는 비휘발성 메모리 셀들의 어레이 审中-实审
    具有ROM单元的非易失性存储单元阵列

    公开(公告)号：KR1020170121261A

    公开(公告)日：2017-11-01

    申请号：KR1020177027334

    申请日：2016-02-05

    Applicant: 실리콘 스토리지 테크놀로지 인크

    Inventor： 김진호 ,  티와리비핀 ,  두난 ,  리우시안 ,  치안샤오조우 ,  바이닝 ,  유에카이만

    IPC: H01L27/11524 ,  H01L27/11526 ,  H01L27/112 ,  H01L29/423

    CPC classification number: H01L27/11524 ,  H01L23/57 ,  H01L27/11226 ,  H01L27/11233 ,  H01L27/11253 ,  H01L27/11519 ,  H01L29/42328 ,  H01L29/788 ,  H01L29/7881

    Abstract: 기판내에형성되고채널영역이사이에있는이격된소스영역과드레인영역, 채널영역의제1 부분위에배치되면서그로부터절연되는제1 게이트, 및채널영역의제2 부분위에배치되면서그로부터절연되는제2 게이트를각각이갖는복수의 ROM 셀들, 및복수의 ROM 셀들위에연장되는전도성라인을포함하는메모리디바이스가개시된다. 전도성라인은 ROM 셀들의제1 서브그룹의드레인영역들에전기적으로커플링되고, ROM 셀들의제2 서브그룹의드레인영역들에전기적으로커플링되지않는다. 대안으로, ROM 셀들의제1 서브그룹은각각이채널영역내에더 높은임계전압주입영역을포함하는반면, ROM 셀들의제2 서브그룹은각각이채널영역내에어떠한더 높은임계전압주입영역을포함하지않는다.

    Abstract translation: 为形成在所述基板和布置在所述沟道区的所述第一部分在所述漏极区域，而设置在所述第一栅极的第二部分移动该离开的源极区，沟道区，以及沟道区从它绝缘的第二栅绝缘的 公开了一种存储器件，其包括多个ROM单元，每个ROM单元具有在多个ROM单元上延伸的导电线。 导电线被电耦合到所述子组的ROM单元中的第一漏极区，并且不电耦合到所述第二子组的ROM单元的所述漏极区。 可选地，第一子组ROM的细胞，而含有较高的阈值电压注入区在沟道区中，分别与所述第二子组的ROM单元的不包括在沟道区域中的任何更高的阈值电压注入区，分别 不要。

    비활성 메모리 소자의 제조방법
    8.
    发明授权
    비활성 메모리 소자의 제조방법 有权
    制造无效存储器装置的方法

    公开(公告)号：KR101767112B1

    公开(公告)日：2017-08-11

    申请号：KR1020140017762

    申请日：2014-02-17

    Applicant: 매그나칩 반도체 유한회사

    Inventor： 장윤성 ,  강양범

    IPC: H01L21/8247 ,  H01L27/115

    CPC classification number: H01L21/32139 ,  H01L21/02164 ,  H01L21/28273 ,  H01L21/31144 ,  H01L27/11521 ,  H01L27/11541 ,  H01L29/42324 ,  H01L29/42328 ,  H01L29/788

    Abstract: 본발명에따른비활성메모리소자의제조방법은로직영역및 셀영역을포함한기판에제1 도전막과보호막을차례로증착하는단계, 상기보호막을패터닝하는단계, 상기제1 도전막과상기패터닝된보호막위에하드마스크층을증착하고상기하드마스크층을패터닝하는단계, 상기제1 도전막과상기패터닝된보호막위에하드마스크층을증착하고상기하드마스크층을패터닝하는단계, 상기패터닝된하드마스크층을이용하여상기로직영역에로직게이트를형성하는단계, 상기셀 영역의제1 도전막의표면을노출시키는단계및 상기셀 영역에컨트롤게이트를형성하는단계를포함한다.

    Abstract translation: 制造根据本发明在图案化钝化层和步骤的非易失性存储器装置的方法，所述第一导电层以图案的步骤，所述保护膜在沉积接通第一导电膜和所述保护膜在基片上包括逻辑电路区和单元面积 沉积硬掩模层，以及沉积在所述图案化保护层图案化的硬掩模层的硬掩模层，以及第一导电层，并使用步骤中，所述图案化的硬掩模层以图案化硬掩模层 在逻辑区域中形成逻辑门，暴露单元区域中的第一导电层的表面，以及在单元区域中形成控制栅极。

    메모리 셀 및 불휘발성 반도체 기억 장치
    9.
    发明公开
    메모리 셀 및 불휘발성 반도체 기억 장치 审中-实审
    存储单元和非易失性半导体存储器件

    公开(公告)号：KR1020170069256A

    公开(公告)日：2017-06-20

    申请号：KR1020177012609

    申请日：2015-10-06

    Applicant: 플로디아 코포레이션

    Inventor： 시나가와유따까 ,  다니구찌야스히로 ,  가사이히데오 ,  사꾸라이료따로 ,  가와시마야스히꼬 ,  도야다쯔로 ,  오꾸야마고스께

    IPC: H01L29/423 ,  H01L29/792 ,  H01L27/11568 ,  G11C16/04

    CPC classification number: H01L29/788 ,  G11C11/34 ,  G11C16/0425 ,  G11C16/0433 ,  G11C16/08 ,  H01L27/115 ,  H01L28/00 ,  H01L29/792 ,  H01L45/04 ,  H01L29/42344 ,  G11C16/04 ,  H01L27/11568

    Abstract: 양자터널효과에의해전하축적층(EC)에전하를주입하는데 필요한전하축적게이트전압에구속되지않고, 제1 선택게이트구조체(5) 및제2 선택게이트구조체(6)에서, 비트선(BL1) 및채널층(CH)의전기적인접속이나, 소스선(SL) 및채널층(CH)의전기적인접속을차단하는데 필요한전압값으로까지, 비트선(BL1) 및소스선(SL)의전압값을낮출수 있으므로, 이들비트선(BL1) 및소스선(SL)에서의전압저감에맞추어, 제1 선택게이트구조체(5)의제1 선택게이트절연막(30)이나, 제2 선택게이트구조체(6)의제2 선택게이트절연막(33)의각 막두께를얇게할 수있고, 그만큼, 고속동작을실현할수 있고, 또한비트선(BL1)이나소스선(SL)에서의전압저감에따라, 메모리셀을제어하는주변회로에있어서도전계효과트랜지스터의게이트절연막의막두께를얇게할 수있고, 그만큼, 주변회로의면적을작게할 수있다.

    Abstract translation: 在电荷存储层不限定于（EC），第一选择栅结构将电荷注入所需的电荷积聚栅极电压5 mitje第二选择栅结构（6）通过量子力学的隧道效应，和位线（BL1）和 沟道层（CH）或源极线（SL）与沟道层（CH）的电压值之间的电连接，直到电压需要阻止的位线（BL1）和源极线（SL）之间的电连接 因为它使这些位线（BL1），并根据电压降低，第一选择栅结构5议程第一选择栅极绝缘膜30和第二选择栅极结构6议程的源极线（SL）eseoui 2 选择栅极绝缘膜33可以是uigak厚度的薄层，因此，它能够实现高速运行，并根据该位线（BL1）和源极线（SL）eseoui电压降低，用于控制存储单元的外围电路 可以使场效应晶体管的栅极绝缘膜的膜厚更薄，并且可以相应地减小外围电路的面积 有。

    반도체 소자 제조 방법
    10.
    发明授权
    반도체 소자 제조 방법 有权
    制造半导体器件的方法

    公开(公告)号：KR101692403B1

    公开(公告)日：2017-01-04

    申请号：KR1020100129161

    申请日：2010-12-16

    Applicant: 삼성전자주식회사

    Inventor： 심재황

    IPC: H01L21/762 ,  H01L21/764 ,  H01L29/788 ,  H01L21/768

    CPC classification number: H01L29/788 ,  H01L21/76229 ,  H01L21/764

    Abstract: 반도체소자제조방법에서, 제1 간격으로서로이격된복수개의제1 예비게이트구조물들및 제1 예비게이트구조물들양측의제2 예비게이트구조물들을각각포함하며, 제1 간격보다큰 제2 간격으로서로이격된복수개의예비스트링들을기판상에형성한다. 예비게이트구조물들을커버하는제1 절연막을기판상에형성한다. 예비스트링들사이를매립하는절연막구조물을제1 절연막상에형성한다. 예비게이트구조물들사이를부분적으로매립하는희생막패턴을제1 절연막상에형성하고, 희생막패턴에의해커버되지않은제1 절연막부분을제거하여제1 절연막패턴을형성한다. 제1 절연막패턴에의해커버되지않은예비게이트구조물들부분에도전막을반응시켜각각제1 및제2 게이트구조물들을형성함으로써, 각각제1 및제2 스트링들을형성한다. 게이트구조물들상에캐핑막을형성하여게이트구조물들사이에제2 에어갭을형성한다.

    Abstract translation: 一种制造半导体器件的方法包括形成彼此间隔开第一距离的多个串，每个串包括在第二预栅结构之间间隔第二距离小于第一距离的第一预栅极结构，形成第一绝缘层 覆盖第一和第二预选栅结构，形成绝缘层结构以填充串之间的空间，形成牺牲层图案以部分地填充第一和第二预栅结构之间的空间，去除未覆盖的第一绝缘层的一部分 通过所述牺牲层图案以形成第一绝缘层图案，使未被所述第一绝缘层图案覆盖的所述第一和第二预选栅极结构的部分与导电层反应以形成栅极结构，并且在所述栅极结构上形成覆盖层 在门结构之间形成气隙。

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