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公开(公告)号：KR1020170131640A
公开(公告)日：2017-11-29
申请号：KR1020177031055
申请日：2016-03-16
Applicant: 씨러스 로직 인코포레이티드
CPC classification number: H04R3/04 , G10L19/167 , G10L21/0324 , H03G7/007 , H03G9/005 , H03M1/00 , H03M1/12 , H03M1/1225 , H03M1/18 , H03M2201/4135 , H04L1/20 , H04L27/2647 , H04R2430/01 , H04R2430/03
Abstract: 본개시의실시예들에따라, 둘이상의집적회로들을통하는동적범위확장정보를갖는오디오신호들을프로세싱하기위한다중칩 회로는호스트집적회로및 클라이언트집적회로를포함할수 있다. 호스트집적회로는디지털오디오입력신호를위한동적범위확장이득을결정하고, 동적범위확장이득에따라디지털오디오입력신호를프로세싱하고, 상기프로세싱된디지털오디오입력신호에기초한오디오데이터를송신하도록구성될수 있다. 클라이언트집적회로는호스트집적회로에연결될수 있고오디오데이터를수신하도록구성될수 있고, 상기클라이언트집적회로에는동적범위확장이득이제공되고, 클라이언트집적회로는오디오데이터를동적범위확장이득으로프로세싱하도록구성된다.
Abstract translation: 根据本公开的实施例，用于通过两个或更多个集成电路处理具有动态范围扩展信息的音频信号的多芯片电路可以包括主机集成电路和客户机集成电路。 主机集成电路可以由动态范围扩展增益用于数字音频输入信号来确定，根据动态范围扩展增益，并处理该数字音频输入信号，并且被配置为发送基于处理后的数字音频输入信号的音频数据 。 客户集成电路可以被配置和被连接到主机集成电路接收所述音频数据，所述客户端的集成电路上设置有动态范围扩展增益，客户集成电路被配置为通过将动态范围扩展增益来处理音频数据 。
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公开(公告)号：KR101774522B1
公开(公告)日：2017-09-04
申请号：KR1020160068515
申请日：2016-06-02
Applicant: 금오공과대학교 산학협력단
IPC: H03M1/00
CPC classification number: H03M1/00 , H03M1/002 , H03M1/004 , H03M1/007 , H03M1/1225 , H03M1/468 , H03M2201/2233
Abstract: 본발명은파이프라인축차근사형에이디씨(ADC)에서에러를보정하고전력소모량을줄이는기술에관한것이다. 이러한본 발명은입력아날로그신호를해당스테이지에서요구된해상도의디지털코드로변환하되, 단위캐패시터로부터분할되어병렬연결된단위캐패시터를이용하여 LSB 캐패시터의전압을보정하고, 상기디지털코드의 LSB 논리를보정하는축차근사형코스에이디씨; 및상기입력아날로그신호를해당스테이지에서요구된해상도의디지털코드로변환하되, 잔류전압증폭기에서전압이득에러가발생하는경우입력범위를조정하여전압이득에러를상쇄시키는축차근사형파인에이디씨를구비하는것을특징으로한다.
Abstract translation: 本发明涉及一种用于校正流水线轴插值器（ADC）中的错误并降低功耗的技术。 本发明是输入，而是一个模拟信号转换成在阶段所要求的分辨率的数字码，从所述单元电容器通过使用并联连接的单元电容器来纠正LSB电容器的电压，并且所述数字代码纠正LSB逻辑分区， 轴穿越过程Adi; 并且，但它将输入的模拟信号的阶段所需要的分辨率的数字码，如果在残余的电压放大器以调整由步骤所提供的输入范围籽晶轴扫描精细eyidi抵消电压增益误差出现电压增益误差 它表征。
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公开(公告)号：KR1020170071474A
公开(公告)日：2017-06-23
申请号：KR1020177006669
申请日：2015-10-16
Applicant: 마이크로칩 테크놀로지 인코포레이티드
CPC classification number: H03M1/12 , G06F1/32 , H03K17/9622 , H03K2217/960725 , H03M1/00 , H03M1/1225 , H03M1/1245 , H03M1/50 , H03M1/002
Abstract: 마이크로-코딩된시퀀서는중앙처리유닛(CPU)과는독립적으로복합변환시퀀스들을제어한다. 마이크로-코딩은새로운처리단계를쉽게추가하거나기존프로세스단계들을업데이트하는것을제공한다. 아날로그-디지털변환기(ADC) 또는충전시간측정유닛(CTMU)과같은아날로그-디지털변환모듈과디지털처리회로와결합된이러한프로그램가능시퀀서는, 마이크로-코딩된시퀀서와결합하여 CPU와독립적으로작업하도록구성될수 있다. 이것에의해, CPU 및다른고전력모듈들이저전력슬립모드에있을때에도저전력모드들의자급자족동작이제공된다. 이러한주변장치는데이터수집및 그것의처리를실행할수 있고, 그리고필요시에만 CPU를깨우므로전력을절약할수 있다. 또한, 이주변장치는 CPU 처리를필요로하지않으므로, CPU에의한제어를요구하는시간중요애플리케이션들은더 효율적이면서도동작오버헤드는부담이덜하게동작할수 있다.
Abstract translation: 微编码序列发生器独立于中央处理单元（CPU）控制复杂变换序列。 微编码提供了轻松添加新工艺步骤或更新现有工艺步骤的能力。 这些可编程定序器与模数转换模块和数字处理电路（如模数转换器（ADC）或充电时间测量单元（CTMU））结合使用， 它可以是。 即使CPU和其他高功率模块处于低功耗睡眠模式，这也可以实现低功耗模式的自足操作。 这些外设可以执行数据采集和处理，并且只有在需要时唤醒CPU才能节省电能。 另外，由于重定位处置不需要CPU处理，因此需要CPU控制的时间关键型应用程序可能效率更高并且操作开销更小。
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公开(公告)号：KR1020150127593A
公开(公告)日：2015-11-17
申请号：KR1020157022811
申请日：2014-03-07
Applicant: 애나카텀 디자인 에이비
CPC classification number: H03M1/1215 , G02F7/00 , H03M1/00 , H03M1/004 , H03M1/12 , H03M1/1225 , H03M1/123
Abstract: L개의아날로그입력신호를 L개의대응하는디지털출력신호로변환하기위한타임-인터리브아날로그-디지털컨버터가개시되어있다. 타임-인터리브아날로그-디지털컨버터는아날로그입력및 디지털출력을각각갖고, 아날로그입력샘플을디지털화하도록각각형성된 N개(N>L)의구성아날로그-디지털컨버터어레이를구비한다. 타임-인터리브아날로그-디지털컨버터는또한 (L개의아날로그입력신호들각각에대해) N개의구성아날로그-디지털컨버터어레이중 N개의구성아날로그-디지털컨버터들을선택하고, 아날로그입력신호의각 샘플이선택된 N개의구성아날로그-디지털컨버터들중 각각의하나에서디지털화되게하도록형성된컨트롤러(340,440)를구비하며, N는 1이상이고다. 타임-인터리브아날로그-디지털컨버터는또한 (L개의아날로그입력신호들각각에대해) 아날로그입력신호에대응하는디지털출력신호를발생하기위해선택된 N개의구성아날로그-디지털컨버터들중 각각의디지털화된샘플들을다중화하도록형성된멀티플렉서를구비한다.
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公开(公告)号：KR1020140103302A
公开(公告)日：2014-08-26
申请号：KR1020147017982
申请日：2012-11-30
Applicant: 마이크로칩 테크놀로지 인코포레이티드
Inventor： 크리스,브라이언
CPC classification number: G06F13/24 , H03M1/06 , H03M1/1225 , H03M1/164 , H03M1/44
Abstract: 조기 인터럽트 특징은 프로세서 PID 계산에 사용되는 아날로그-디지털 변환의 완료 이전에 인터럽트들의 발생을 가능하게 한다. 아날로그-디지털 변환이 아직 추리중에 있을지라도, 프로세서(PID) 어플리케이션 소프트웨어는 인터럽트 서비스 루틴(ISR)의 실행을 시작하기 위해 조기 인터럽트 시간을 사용할 수 있다. 조기 인터럽트는, 인터럽트 요구와 관련된 프로세서 오버헤드와 ADC 변환의 완료를 중첩함으로써, PID 제어 루프의 처리량 및 응답을 개선할 수 있다. ADC의 파이프라인형 스테이지들과 각각 실질적으로 동일한 지연 시간을 각각 갖는 복수의 파이프라인형 레지스터들은 조기 인터럽트를 발생하는데 사용될 수 있는 지연 시간을 제공하도록 선택가능하고, 이에 따라, ADC 변환과 상기 ADC 변환과 관련한 인터럽트의 처리 사이의 대기 시간이 단축될 수 있다.
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Patent Agency Ranking6.发明授权A/d conversion apparatus, solid-state image capturing apparatus and electronic information device 有权A / D转换装置，固态图像捕获装置和电子信息装置
公开(公告)号：KR101166461B1
公开(公告)日：2012-07-19
申请号：KR20100055645
申请日：2010-06-11
CPC classification number: H04N5/378 , H03M1/0624 , H03M1/1225 , H03M1/123 , H03M1/20 , H03M1/56
Abstract: 참조 신호와 아날로그 신호를 비교해서 참조 신호가 아날로그 신호와 일치했을 때에 대응하는 디지털값을 출력하는 본 발명에 의한 A/D 변환 장치가 제공되고, 상기 A/D 변환 장치는 기준 클록 또는 상기 기준 클록의 반전 클록으로부터 상기 디지털값을 생성하는 그레이 코드 카운터를 포함하고, 상기 디지털값의 최상위 비트에서 최하위로부터 2번째 비트까지가 상기 그레이 코드 카운터의 카운트값으로서 규정되고, 상기 디지털값의 최하위 비트가 상기 기준 클록 또는 그 반전 클록으로부터 생성되어 상기 그레이 코드 카운터의 최하위 비트로서 규정되는 그레이 코드를 사용하고 있다.
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公开(公告)号：KR1020090091314A
公开(公告)日：2009-08-27
申请号：KR1020097013240
申请日：2007-11-27
Applicant: 소니 주식회사
Inventor： 마부치게이지
CPC classification number: H04N5/3742 , H03M1/1225 , H03M1/186 , H03M1/56 , H04N5/243 , H04N5/35581
Abstract: A solid-state imaging device is provided with a pixel array section wherein pixels which detect physical quantities are two-dimensionally arranged in matrix. In the solid-state imaging device, pixel signals of a plurality of systems having different sensitivities are read by analog from the pixel array section. When the gain setting of the analog pixel signal is lower than a prescribed gain, the pixel signals of the systems are amplified with each basic amplification factor, and when the gain setting is at the prescribed gain or higher, a pixel signal of at least one system having high sensitivity among the systems is amplified with a plurality of amplification factors including an amplification factor higher than the basic amplification factor of the system having the high sensitivity. To obtain the signals of the systems having different sensitivities and achieve a wide dynamic range, information loss due to being out of an AD conversion input range is eliminated when an analog gain is increased, and an image with excellent S/N is obtained. ® KIPO & WIPO 2009
Abstract translation: 固态成像装置设置有像素阵列部分，其中检测物理量的像素被二维地排列成矩阵。 在固态成像装置中，通过模拟地从像素阵列部分读取具有不同灵敏度的多个系统的像素信号。 当模拟像素信号的增益设置低于规定的增益时，系统的像素信号以每个基本放大因子被放大，并且当增益设置在规定的增益或更高时，至少一个像素信号 系统中具有高灵敏度的系统被放大多个放大因子，包括高于具有高灵敏度的系统的基本放大系数的放大系数。 为了获得具有不同灵敏度并且实现宽动态范围的系统的信号，当模拟增益增加时，消除了由于AD转换输入范围之外的信息损失，并且获得了具有优异S / N的图像。 ®KIPO＆WIPO 2009
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公开(公告)号：KR100827268B1
公开(公告)日：2008-05-07
申请号：KR1020060089083
申请日：2006-09-14
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1225 , H03M1/168
Abstract: 본 발명은 증폭기 공유 구조의 멀티-비트 파이프라인 아날로그-디지털 변환기에 관한 것으로, 입력된 아날로그 전압을 샘플링 및 홀딩하여 입력 전압의 샘플링 오차를 제거하는 SHA; 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 제 1 내지 K (K≥2인 정수) 스테이지의 N(N≥1인 정수)-비트 플래시 ADC(Analog-to-Digital Converter); 상기 N-비트 플래시 ADC로부터 출력되는 디지털 신호와 이전 스테이지의 출력신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 제 1 내지 K 스테이지의 N-비트 MDAC(Multiplying Digital-to-Analog Converter); 제 1 클럭에서 상기 제 1 스테이지의 N-비트 MDAC의 출력에 연결되고 제 2 클럭에서 상기 SHA의 출력에 연결되는 3단 증폭기를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 멀티-비트 파이프라인 ADC에 있어서 전력 소모가 많은 SHA와 제 1 스테이지의 MDAC간에 증폭기를 공유하는 것이 가능하게 되며, 이에 따라 전력 소모를 최소화하고 칩 면적을 감소시킬 수 있는 효과가 있다.
파이프라인, 아날로그-디지털 변환기, ADC, 증폭기, 공유, SHA, MDAC-
公开(公告)号：KR1019920005362B1
公开(公告)日：1992-07-02
申请号：KR1019890011493
申请日：1989-08-12
Applicant: 가부시끼가이샤 도시바
IPC: H03M1/12
CPC classification number: H03M1/1295 , H03M1/1225
Abstract: 내용 없음.
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公开(公告)号：KR1020160053917A
公开(公告)日：2016-05-13
申请号：KR1020167005283
申请日：2014-09-09
Applicant: 마이크로칩 테크놀로지 인코포레이티드
CPC classification number: H03M1/08 , G11C27/02 , G11C27/024 , H03M1/066 , H03M1/1033 , H03M1/12 , H03M1/1205 , H03M1/122 , H03M1/1225 , H03M1/167 , H03M1/36
Abstract: 아날로그입력스테이지는 m개의차동입력채널을구비하며, 여기서, m>1이다. 아날로그입력스테이지는 m개의차동입력채널중 하나를선택하여출력신호를제공하도록구성된다. 아날로그입력스테이지는 n개의동일한선택유닛들을포함하며, 선택유닛들의각각은 m개의차동채널입력부들및 하나의차동출력부를구비하고, n은적어도 2이다. 각선택유닛은각자의차동멀티플렉서유닛들을통해차동입력채널들중 어느것에도결합하도록동작가능하고, 멀티플렉서유닛들은차동입력채널들중 하나를선택하고그리고선택된차동채널입력부를버터플라이스위치를통해선택유닛의차동출력부와결합하도록구동된다. n개의선택유닛들의차동출력신호들이결합하고, 이로써선택된채널이외의채널들의원하지않는누화가소거에의해제거된다.
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